【文章內容簡介】 域中的一種半定制電路 而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點； FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一 3 個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、 輸入 輸出模塊IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。 CPLD 和 FPGA 性能比較 盡管 FPGA 和 CPLD 都是可編程 ASIC 器件，有很多共同點，但是由于其結構的不同使得各自又具有不同的特點，具體的有一下 區(qū)別 ： 1) CPLD 內部邏輯單元比較多，而觸發(fā)器資源較少，適合各種算法和組合邏輯電路的設計；而 FPGA 內部觸發(fā)器資源多，而門級單元較少，適合時序邏輯電路的設計。 2) CPLD 的連續(xù)式布線結構決定了其時序延時是均勻的、可預測性的，而 FPGA的分段式布線結構決定了其延時是不可預測性的。 3) 在編程上， FPGA 比 CPLD 具有更大的靈活性， CPLD 通過修改具有固定內部連線電路的邏輯功能來編程， FPGA 主要是修改內部連線的布線來編程。 4) 相對 CPLD 而言， FPGA 的集成度高，可實現(xiàn)的規(guī)模也較大，并具有更負責的布線結構和邏輯實現(xiàn)，同時 CPLD 的功耗比 FPGA 的大，并且隨著集成度的增加而更明顯。 5) 相對于 FPGA 而言， CPLD 使用起來更方便； CPLD 編程采用 PROME2 或Fast Flash 技術，無須外部存儲器芯片，使用簡單；而 FPGA 的編程信息必須存放在外部存儲器上，使用較復雜；由于存儲的信息的方式就決定了兩者的保密性，一般情況， CPLD 保密性好， FPGA 的保密性差。 6) CPLD 的運行速度比 FPGA 的快，在編程方式上， CPLD 編程采用 PROME2或 Fast Flash 存儲器編程，編程次數(shù)可達 1 萬次，其特點是系統(tǒng)在掉電時編程信息不會丟失；而 FPGA 大部分是基于 SRAM 編程，編程信息在掉電時丟失，每次上電時，需從外部存儲器將編程數(shù)據(jù)重新寫入 SRAM 中，其特點是可編程任意次，可在工作中快速編程。 FPGA 體系結構 FPGA 采用邏輯單元陣列（ LCA， Logic Cell Array）新概念，內部包括可配置邏 4 輯模塊（ CLB， Configurable Logic Block）、輸入輸出模塊（ IOB， Input Output Block）和內部互連資源（ IR， Interconnect Resources）三部分組成。 1) 可 配置 邏輯 塊 （ CLB， Configurable Logic Block）是 FPGA 的主要組成部分，主要是由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 2) 輸入輸出模塊（ IOB， Input Output Block）提供了器件引腳和內部邏輯陣列之間的連接，主要是由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) 、 鎖存器、輸出緩沖器組成。 3) 可編程互連資源（ IR， Interconnect Resources）可以將 FPGA 內 部的 CLB 和CLB 之間、 CLB 和 IOB 之間連接起來，構成各種具有復雜功能的系統(tǒng)， IR主要由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線實現(xiàn)各種電路的連接。 FPGA 常用芯片介紹 目前世界上有很多生產 FPGA 芯片的公司，常用的主要有： Altera、 XIlinx、 Lattice和 Actel，其中 Altera 和 XIlinx 占據(jù)主流市場。 1) Altera 的主流 FPGA 分為兩大類：一種是側重低成本、容量中等、性能可以滿足一般邏輯設計要求的，如 Cyclone 系列；另一種是側重高性能、容量大、性能可以 滿足各類高端應用，如 Stratix 系列。 2) XIlinx是 FPGA發(fā)明者，是老牌 PLD，產品的種類較全，主要有： XC9500/4000、Cool Runner（ XPLA3）、 Spartan、 Virtex 等系列。 3) Lattice 是在系統(tǒng)編程（ ISP）技術的發(fā)明者，主要有： ispLSI2020/5000/8000、MACH4/ ispMACH4000 等系列。 4) Actel 公司是世界反熔絲技術的 FPGA 領先供應商，主要有兩大系列的反熔絲 FPGA 產品 SXA 和 MX 高速系列。 3 VHDL 硬件描述語言 VHDL 語言特點 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）是一 5 種標準的硬件描述語言，中文意思是超高速集成電路硬件描述語言；利用 VHDL 進行系統(tǒng)行為級設計已經成為 FPGA 與 ASIC 設計的主流，使用 VHDL 不僅可以快速的描述和綜合 FPGA 設計，還可以提供一下的一些性能。 1) 功能強大且很具有靈活性， VHDL 具有很強大的語言結構，可以用簡潔明確的代碼描述復雜的控制邏輯，語言很靈活，支持設計庫和可重復使用的元件生成。 2) 不依賴于器 件的設計， VHDL 允許設計者生成一個設計而不需要首先選擇一個用來實現(xiàn)設計的器件，對于同一個設計描述，可以采用多種不同的器件結構來實現(xiàn)其功能。 3) 具有可移植性，因為 VHDL 是一種標準的語言，所以它可以被不同的工具所支持，這意味著同一個 VHDL 設計描述可以在不同的設計項目中采用 4) 可以對其設計性能進行評估，設計者可以進行一個完整的設計描述，并對其進行綜合，生產選定的器件結構的邏輯功能，然后評估結果，選用最適合設計需求的器件。 5) 上市時間快、成本低、開發(fā)周期短， VHDL 語言的設計將大大提高數(shù)字單片化設計實現(xiàn)的速度，為生 產者大大節(jié)約開發(fā)成本。 狀態(tài)機的 VHDL實現(xiàn) 有限狀態(tài)機以及其設計技術是使用數(shù)字系統(tǒng)設計中的重要組成部分，也是實現(xiàn)高效率、高可靠和高速控制邏輯系統(tǒng)的重要途徑，廣義而論，只要是涉及到觸發(fā)器的電路，都屬于狀態(tài)機，由此也可以看出其重要性。用 VHDL 設計的狀態(tài)機根據(jù)不同的標準可以分為不同的形式： 1) 從狀態(tài)機的信號輸出方式上分： Mealy 型和 Moore 型； 2) 從狀態(tài)機的描述結構上分：單進程狀態(tài)機和多進程狀態(tài)機； 3) 從狀態(tài)機表達形式上分：符號化狀態(tài)機和確定狀態(tài)編碼狀態(tài)機； 4) 從狀態(tài)機編碼方式上分：順序編碼狀態(tài)機、一位熱 編碼狀態(tài)機和其他編碼方式狀態(tài)機。 實際設計過程中，接觸最多的分類方法就是 Mealy 型和 Moore 型；從輸出時序 6 上看，前者是異步輸出，后者是同步輸出。 Mealy 型狀態(tài)機的輸出是當前狀態(tài)和所有輸入信號的函數(shù)，它的輸出是輸入變化后立即變化的，不依賴時鐘的同步。 Moore 型狀態(tài)的輸 出 僅為當前狀態(tài)的函數(shù)，但是在輸入發(fā)生變化時還必須等到時鐘的到來，輸出才會變化，由此可見， Moore 型要多等待一個時鐘周期。 本次論文 中，電梯控制模塊部分就利用 Moore 型狀態(tài)機的方法實現(xiàn)對電梯運行狀態(tài)的同步控制，通過將電梯運行過程分解為一 些實質性的狀態(tài)來進行轉換，使得電梯的運行變得方便、快捷、穩(wěn)定。 4 電梯控制器的工作原理 本次論文 是實現(xiàn) 6 層電梯的運行控制，當在某一樓層按下上升或者下降請求按鈕時，控制器響應該請求并控制電梯前往該樓層，當?shù)竭_該樓層時 ， 電梯開門，當進入電梯后，電梯關門，此時按下要到達的樓層按鈕，控制器響應該請求并控制電梯前往該樓層，當?shù)竭_前往樓層后，電梯開門，走出電梯，然后關門 ......，就這樣往復的實現(xiàn)電梯的控制功能。 在電梯運行時遵循如下規(guī)則：當電梯處于上升模式時，只響應比電梯所在位置高的上樓信號，由下至上 依次 執(zhí)行；直 到最后一個上樓請求執(zhí)行完畢，如有更高層有下樓請求時，則直接升到有下降請求的最高樓，然后進入下降模式，電梯處于下降模式時，則與上升相反。 電梯的輸入信號主要包括外部輸入信號和內部輸入信號；對于電梯外部輸入信號主要有 ：每一層電梯門外都有上升請求和下降請求按鈕，其中一樓電梯門外只有上升請求按鈕， 6 樓電梯門外只有下降請求按鈕。對于電梯內部輸入信號主要有： 6 個前往樓層的按鈕、提前關門按鈕、延時關門按鈕、電梯異常按鈕。 電梯輸出信號也主要包括外部輸出信號和內部輸出信號；對于電梯外部輸出信號包括上升請求按鈕和下降按鈕指示 信號、電梯當前所在樓層指示信號、電梯運行方向指示信號。電梯內部輸出信號包括 6 個前往樓層按鈕指示信號、超重等警告指示信號、電梯當前所在樓層指示信號、電梯運行方面指示信號。 7 5 電梯控制系統(tǒng)的設計內容 本次論文 是基于 FPGA 的電梯控制器的 研究 ，是電梯控制的核心技術，通過電梯控制器可以對電梯運行模式和狀態(tài)進行全面的控制，這也是次論文的研究重要性；電梯的層數(shù)為 6 層， 本次論文 采用模塊化設計 方法 ，主要分為四大模塊：時鐘分頻模塊、按鍵處理模塊、電梯運行控制模塊、數(shù)碼管顯示模塊。其 方框 原理圖 50 如下： 圖 50 電梯控制器原理圖 時鐘分頻模塊 時鐘分頻模塊功能是將系統(tǒng)頻率分頻為兩種不同的頻率，一個是 2 分頻時鐘供電梯運行控制模塊使用，另一個 8 分頻時鐘供其他模塊使用，其源代碼如下： 時鐘分頻模塊： Library Ieee。 Use 。 Use 。 // 定義所用的標準庫 Entity clkdiv Is Port( clk: In Std_Logic。 //系統(tǒng) 時鐘頻率 clk_2: Out Std_Logic。 //2 分頻脈沖（作為電梯控制時鐘） clk_8: Out Std_Logic //8 分頻脈沖（作為按鍵處理時鐘） )。 //定義輸入輸出變量 End clkdiv。 時鐘分頻 數(shù)碼管顯示 按鍵處理 電梯運行控制 系統(tǒng)時鐘 2 倍分頻 8 倍分頻 按鍵請求 按鍵處理響應 顯示電梯所在樓層 8 Architecture one of clkdiv is Signal t: Std_Logic_Vector(7 Downto 0)。 //定義一個 8 位的變量 Begin Process(clk) //時鐘分頻進程 Begin If clk39。event and clk=39。139。 Then //時鐘脈沖上升沿有效 t=t+1。 clk_2=t(1)。 //變量 t 的第 1 位輸出 2 分頻 clk_8=t(4)。 //變量 t 的第 3 位輸出 8 分頻 End If。 End Process。 End one。 源程序編寫完成后，進行調試、運行并生成模塊文件，確認沒有錯誤之后進行功能仿真、時序分析。其模塊原理圖 51 如下： 圖 51 時鐘分頻模塊原理圖 按鍵處理模塊 按鍵處理模塊的功能是把電梯外部與內部的按鍵信號進行處理，把處理好的按鍵信號送到電梯運行控制模塊；根據(jù)電梯外部按鍵信號轉化為電梯運行控制模塊的外部請求信號，根據(jù)電梯內部的按鍵信號轉化為電梯運行控制模塊的電梯前往信號，根據(jù)電梯樓層信號及時清除電梯外部與內部按鍵信號。其源代碼編寫如下： c lk c lk _ 2c lk _ 8c lk d ivin s t 9 按鍵處理模塊： Library Ieee。 Use 。 Use 。 Use 。 // 定義所用的標準庫 Entity keypro Is Port( clk: In Std_Logic。 //按鍵時鐘 rst: In Std_Logic。 //異步置位按鍵 up: In Std_Logic_Vector(5 Downto 1)。 //上升請求按鍵 （低電平有效） down: In Std_Logic_Vector(6 Downto 2)。 //下降請求按鍵 （低電平有效） up_light: Out Std_Logic_Vector(6 Downto 1)。 //電梯外部上升請求指示燈 down_light: Out Std_Logic_Vector(6 Downto 1)。//電梯外部下降請求指示燈 inside: in Std_Logic_Vector(6 Downto 1)。 //電梯內 部樓層請求按鍵 （低電平有效） inside_light: Out Std_Logic_Vector(6 Downto 1)。 //電梯內部樓層請求指示燈 position: in integer range 1 to 6。 //電梯位置變量 clear_up: in Std_Logic。 //用于清除上升請求指示