基于fpga卷積碼的原理與測試畢業(yè)論文(編輯修改稿)
2025-07-23 15:08 本頁面
【文章內容簡介】 四、FPGA卷積碼的編譯碼原理（一）編碼原理卷積碼是一種向前糾錯碼FEC，用(n，k，m)表示。分組碼不同，其監(jiān)督元與本組信息元和前若干組的信息元有關。這種編碼的糾錯能力強，不僅可糾正隨機差錯，而且可糾正突發(fā)差錯。卷積碼根據(jù)需要，有不同的結構及相應的糾錯能力，但都有類似的編碼規(guī)律。卷積碼的編碼器是一個具有k個輸入位（端）、n個輸出位(端)，m為約束長度。圖41 卷積碼的編碼原理每當輸入1比特時，此編碼器輸出3比特c1 c2 c3 卷積編碼充分利用各組信息元之間的相關性，在誤碼率和復雜度相同的情況下性能優(yōu)于分組碼，并且最佳譯碼更易實現(xiàn)，因此在通信系統(tǒng)中得到廣泛應用。但是卷積碼沒有嚴格的代數(shù)結構，尚未找到嚴密的數(shù)學手段將糾錯性能與碼的構成有規(guī)律地聯(lián)系起來，目前大都采用計算機搜索號碼。（二）FPGA卷積碼的譯碼原理1. veterbi算法卷積碼的譯碼方式有3種：Veterbi譯碼、門限譯碼和序列譯碼。其中維特比譯碼具有最佳譯碼性能，但硬件實現(xiàn)相對復雜。veterbi算法是檢測離散馬兒可夫過程有限狀態(tài)序列的優(yōu)化算法。在數(shù)字通信系統(tǒng)中，前向糾錯卷積碼編碼和維特比譯碼用來提高系統(tǒng)性能，應用廣泛。維特比算法是一種最大似然譯碼算法。它不是在網(wǎng)格圖上一次比較所有可能的2條完整路徑，而是接收一段，計算比較一段，選擇一段最有可能的碼段，從而達到整個碼序列是一個有最大似然函數(shù)的序列。其基本原理是：以斷續(xù)的接收碼流為基礎，逐個計算它與其他所有可能出現(xiàn)的連續(xù)的格狀圖路徑的距離，選出其中概率最大的一條作為譯碼輸出?！【S特比(Veterbi)譯碼算法是基于卷積碼的網(wǎng)格圖表示中路徑的計算，其核心思想就是通過計算路徑矢量進而尋找最短路徑從而最終得到譯碼序列并可以糾正傳輸過程中的錯誤碼字。2. 譯碼原理我們采用的卷積碼解碼算法是基于Viterbi譯碼算法[4]，關鍵技術就是“加－比－選”。如圖2的網(wǎng)格子圖所示，網(wǎng)格圖中從前級每個節(jié)點上都有2條支路延伸到下一級上，而下一級上的每2條支路又都匯聚在一個節(jié)點上。把匯聚在每一個節(jié)點上的兩條路徑的對數(shù)似然函數(shù)累加值進行比較，選擇一條具有較大對數(shù)似然累加值的路徑保存下來，而丟棄另外一條路徑，使每一級留存下來的路徑數(shù)保持常數(shù)（為編碼約束長度的指數(shù)次冪）。該處理過程可簡稱為“加－比－選”。 在不同時刻對于同一節(jié)點的所有8個狀態(tài)，分別計算以其為終點的2條分支路徑的對數(shù)似然函數(shù)累加值并進行比較，舍棄其中對數(shù)似然函數(shù)累加值小的路徑，保留對數(shù)似然函數(shù)累加值較大的路徑，并將此路徑稱為剩余路徑。由此可見，經(jīng)過“加比選”電路以后，通過結束信息來確定最終得到的譯碼序列，其中每到來一個結束信息時，只將與已知發(fā)送信息相符的那條支路保留，以此類推，經(jīng)過N1個結束信息后，即可得到與發(fā)送序列最相似的譯碼路徑。圖42 譯碼原理下圖為譯碼過程的流程圖：開始建立網(wǎng)格圖判斷最優(yōu)路徑譯碼輸出圖43 譯碼過程 假設調制方式是2PSK，歸一化后信道噪聲為加性高斯白噪，其雙邊噪聲功率譜密度為，發(fā)送序列為等概的+1,1序列，接收序列，其中是均值為0，方差為，則則似然函數(shù)為所以，比較似然函數(shù)就是比較的大小。令，選擇使最小的序列作為判決輸出，能使系統(tǒng)的性能最佳（誤碼率最小）。五、 譯碼器的設計與實現(xiàn)（一）譯碼器的設計1)控制單元 向各個功能模塊提供控制信號，保證譯碼器的工作時序正確，協(xié)調各個功能模塊從而促使整個譯碼器的正常工作。2)路徑度量和“加比選單元”計算和比較每條支路的路徑度量，得到并保存剩余路徑提供給回溯單元。對于(2，1，3)卷積碼，譯碼深度D=5(m+1)=20，為保證存儲單元和回溯單元同時并行工作，存儲單元為2D(
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