【文章內(nèi)容簡介】 設(shè)計，并能直接使用功能定義地描述。常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 4 這就是自頂而下的設(shè)計方法，簡單分為功能定義、設(shè)計輸入、功能仿真、邏輯綜合、綜合后仿真、布局布線、布局布線后仿真、下載驗(yàn)證等 8個步驟 [9]。 本課題，邏輯設(shè)計使用的軟件為 Altera公司的 Quartus II。 Quartus II的主要特點(diǎn)：Quartus II是一個集成環(huán)境，可以完成整個 FPGA開發(fā)過程。 Quartus II集成了很多著名的FPGA設(shè)計工具，根據(jù)設(shè)計流程合理應(yīng)用這些工具，會使工程師的設(shè)計工作如魚得水。 Quartus II界面風(fēng)格簡潔流暢，易學(xué)易用。 Quartus II的界面秉承了可視化編程技術(shù)。界面根據(jù)設(shè)計流程而組織，整個設(shè)計過程只需按照界面組織結(jié)構(gòu)依次點(diǎn)擊相應(yīng)的按鈕或相應(yīng)的選項(xiàng)即可。 強(qiáng)大的設(shè)計輔助功能。 Quartus II秉承了 Altera設(shè)計軟件的強(qiáng)大輔助功能。在編寫代碼時可以使用編寫向?qū)晌募^和模塊框架，也可以使用語言模板幫助編寫代碼。在圖形輸入時可以使用輔助項(xiàng)幫助設(shè)計原理圖。另外， Quartus II可以方便地生成 IP Core(IP核 )與高效模塊為用戶所用，大大減少了設(shè)計者的工作量，提高了設(shè)計效率和 質(zhì)量。 Quartus II的集成工具主要分為設(shè)計輸入工具、綜合工具、仿真工具、實(shí)現(xiàn)工具和輔助設(shè)計工具等5類、 HDL Editor可以完成設(shè)計電路的 HDL語言的輸入，能根據(jù)語法來彩色顯示關(guān)鍵字；自帶仿真器做仿真，特點(diǎn)是仿真速度快，仿真精度高；綜合能力強(qiáng)。 VHDL 語言簡介 隨著電子技術(shù)的發(fā)展，集成電路的規(guī)模越來越大，復(fù)雜程度也越來越高。對于如此大規(guī)模的和 復(fù)雜 程度的電路設(shè)計問題，傳統(tǒng)的門級描述方法顯得過于瑣碎和難以管理。 而VHDL 語言 具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)，可用于從門級、電路級直至系統(tǒng) 級的描述、仿真和綜合 。下面簡要介紹了 VHDL 語言。 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware DescriptiON Language， 誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和 美國 國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87版 ） 之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非 標(biāo)準(zhǔn)的硬件描述語言。 1993 年，IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog作為 IEEE 的工業(yè)標(biāo)準(zhǔn) 硬件 描述 語言 ，又得到眾多 EDA 公司的支持 。 在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為 ： 在新的世紀(jì)中， VHDL 與 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 5 接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計 —— 或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱 可視 部分 ， 及端口 ） 和內(nèi)部（或稱不可視部分）， 即設(shè)計 實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其它的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點(diǎn)。 概括的說， VHDL 具有以下主要優(yōu)點(diǎn)： VHDL 支持層次化 設(shè) 計，可以在 VHDL 的環(huán)境下，完成從簡練的設(shè)計原 始描述，經(jīng)過層層細(xì)化求精，最終獲得可直接付諸生產(chǎn)的電路級或版圖參數(shù)描述的全過程。 VHDL 有良好的可讀性。它可以被計算機(jī)接受，也容易被讀者理解。用 VHDL 書寫的源文件，既是程序又是文檔，既是技術(shù)人員直接交換信息的文件，又可作為合同簽約者之間的文件。 VHDL 有良好的可移植性。作為一種已被 IEEE 承認(rèn)的工業(yè)標(biāo)準(zhǔn)， VHDL 事實(shí)上已成為通用的硬件描述語言，可以在不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。 使用 VHDL 可以延長設(shè)計的生命周期。因?yàn)?VHDL 的硬件描述與工藝技術(shù)無關(guān)，不會因?yàn)楣に囎兓姑枋鲞^時。與工藝技術(shù)有關(guān)的 參數(shù)可通過 VHDL 提供的屬性加以描述，工藝改變時，只需要修改相應(yīng)程序中的屬性參數(shù)即可。 VHDL 支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。 VHDL 可以描述復(fù)雜的電路系統(tǒng)，支持對大規(guī)模設(shè)計進(jìn)行分解，由多人、多項(xiàng)目組來共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計的再利用提供了有力的支持。 本文的研究內(nèi)容 本課題的內(nèi)容就是要用 VHDL語言在 FPGA上實(shí)現(xiàn)一個通用異步收發(fā)器，首先根據(jù)通用異步收發(fā)器的具體性能與要求將 UART分為幾個模塊的組合，采用 TopDown的層次化設(shè)計方法和硬件描述語言 (VHDL)來編寫 內(nèi)部的邏輯功能模塊，然后運(yùn)用 Quartus II的 綜合工具以及Quartus II的 仿真工具中對其進(jìn)行綜合優(yōu)化以及仿真驗(yàn)證，最后下載到實(shí)物開發(fā)板上進(jìn)行調(diào)試。 主要的研究內(nèi)容有如下幾點(diǎn)： 第一步：熟悉 FPGA的設(shè)計開發(fā)流程以及通用異步收發(fā)器 (UART)的各個子模塊的功能，掌握各個模塊之間的聯(lián)系與工作流程，熟悉 UART通信協(xié)議 (RS232協(xié)議 )。 第二步：用 VHDL語言編寫通用異步收發(fā)器內(nèi)部的各個子模塊以及頂層模塊的程序代碼。 常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 6 第三步：在 Quartus II集成的軟件開發(fā)環(huán)境中對其進(jìn)行邏輯綜合、仿真驗(yàn)證、布局 布線、以及最后的硬件實(shí)現(xiàn)。 本文的結(jié)構(gòu) 第一章主要指出本課題的提出背景以及研究意義，以及與本研究該課題相關(guān)的技術(shù)及開發(fā)環(huán)境。 第二章著重介紹了通用異步收發(fā)器的理論內(nèi)容，包括 UART通信時各模塊的工作特性及串行通信協(xié)議。 第三章主要對 UART的結(jié)構(gòu)設(shè)計，包括系統(tǒng)設(shè)計 以及各個模塊的設(shè)計過程進(jìn)行了分析。 第四章主要是對設(shè)計完成后的 UART進(jìn)行邏輯綜合， 功能模擬及時序仿真 ，同時分析邏輯綜合和仿真結(jié)果，最后下載到 FPGA實(shí)驗(yàn)板中進(jìn)行實(shí)物驗(yàn)證。 第五章是結(jié)束語，主要分析本課題所取得的研究成果以及有待改進(jìn)的不足之 處。 小節(jié) 本章首先介紹了此課題的研究背景和研究意義，然后闡述了與該課題相關(guān)的內(nèi)容：UART 芯片研究狀況、 FPGA 特點(diǎn)、 VHDL 語言，最后分析了該課題的研究方法和研究內(nèi)容。 常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 7 第二章 UART 理論基礎(chǔ) UART 是通用異步收發(fā)器的英文縮寫，它包括了 RS23 RS49 RS42 RS422 和 RS485等接口標(biāo)準(zhǔn)規(guī)范和總線標(biāo)準(zhǔn)規(guī)范，即 UART 是異步串行通信口的總稱。而 RS23 RS49RS42 RS422 和 RS485 等，是對應(yīng)各種異步串行通信口的接口標(biāo)準(zhǔn)和總線標(biāo)準(zhǔn)，它規(guī)定了通信口的電氣特 性、傳輸速率、連接特性和接口的機(jī)械特性等內(nèi)容。 UART 是異步 串行通信 方式，通信的發(fā)送方和接收方各自有獨(dú)立的時鐘，傳輸?shù)乃俾视呻p方約定。 串行通信分為兩種類型：同步通信方式和異步通行方式。 UART 是一種串行異步通信方式。它是各種設(shè)備之間進(jìn)行通信的關(guān)鍵模塊，允許在串行鏈路上進(jìn)行全雙工的通信。在發(fā)送端，并行的數(shù)字信號需要轉(zhuǎn)化成串行信號才能通過有線或無線傳輸?shù)搅硗庖慌_設(shè)備；而在接收端，串行信號必須要被恢復(fù)成并行信號才能進(jìn)行數(shù)據(jù)處理。 UART 就是用來處理這種數(shù)據(jù)與串口之間的串并和并串轉(zhuǎn)換的。 本章首先介紹 UART 的基 本結(jié)構(gòu)，然后闡述一些有關(guān)串行通信的知識，在串行通信基礎(chǔ)知識介紹中對同步通信也作了簡要介紹。 UART 原理 通用異步接收 /發(fā)送器 UART用于將并行數(shù)據(jù)轉(zhuǎn)換成串行形式；串行輸入時，又將串行形式轉(zhuǎn)換成并行形式。圖 UART基本結(jié)構(gòu)，它的組成包括 [10]： 圖 UART基本結(jié)構(gòu) (1)UART內(nèi)核 內(nèi)核模塊是 UART設(shè)計的核心部分，內(nèi)部為控制邏輯，它接收來自微處理器或上層部件常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 8 的控制信號，執(zhí)行其所要求的操作，并輸出狀態(tài)信息和控制信號。在數(shù)據(jù)接收時， UART內(nèi)核模塊負(fù)責(zé)控制波特率發(fā)生器和 移位寄存器，控制移位寄存器在波特率時鐘的驅(qū)動下同步接收同時保存 RS232接收端口上的串行數(shù)據(jù)。在數(shù)據(jù)發(fā)送時， UART內(nèi)核模塊首先根據(jù)待發(fā)送數(shù)據(jù)、奇偶校驗(yàn)位和停止位的設(shè)置產(chǎn)生完整的發(fā)送序列 (包括起始位、數(shù)據(jù)位、奇偶校驗(yàn)位和停止位 )，之后控制移位寄存器將發(fā)送序列加載到移位寄存器的內(nèi)部寄存器里，最后控制波特率發(fā)生器驅(qū)動移位寄存器將數(shù)據(jù)串行輸出。 (2)信號監(jiān)測器 對串行輸入端 (RXD)的輸入信號進(jìn)行實(shí)時監(jiān)測，一旦發(fā)現(xiàn)新的數(shù)據(jù)信號監(jiān)測器立即發(fā)送信號通知 UART內(nèi)核。 (3)移位寄存器 移位寄存器用來存儲輸入或者輸 出的數(shù)據(jù)。發(fā)送時，微處理器將待發(fā)數(shù)據(jù)送入發(fā)送數(shù)據(jù)寄存器，然后對待發(fā)數(shù)據(jù)格式化，包括起始位、奇偶校驗(yàn)位和停止位。將格式化后的數(shù)據(jù)送到發(fā)送移位寄存器，然后按先前規(guī)定的波特率串行輸出。接收時，串行輸入設(shè)備通過UART的串行輸入端口發(fā)送串行數(shù)據(jù)到 UART的接收器。一旦串行輸入端口電位由高電平變到低電平，接收器就認(rèn)為接收到起始位，并把后續(xù)的數(shù)據(jù)位依次移入接收移位寄存器。當(dāng)接收一個完整數(shù)據(jù)后，就送往內(nèi)核的接收移位寄存器，并通知微處理器或上層部件讀取接收到的數(shù)據(jù)。 (4)波特率發(fā)生器 UART的發(fā)送和接收是按照相同的波特 率進(jìn)行收發(fā)的。波特率發(fā)生器產(chǎn)生的時鐘頻率是根據(jù)給定的的波特率算出的。 (5)奇偶校驗(yàn)器 為了使傳送數(shù)據(jù)過程更可靠，在 UART中設(shè)置了錯誤標(biāo)志 —— 奇偶錯誤。在接收時，奇偶校驗(yàn)器檢查接收到的每一個字符碼中“ l”的個數(shù)，若不符合要求，則發(fā)出奇偶校驗(yàn)出錯信息。發(fā)送時則根據(jù)待發(fā)送數(shù)據(jù)計算出奇偶校驗(yàn)標(biāo)志，由內(nèi)核加載到發(fā)送數(shù)據(jù)中。 (6)總線選擇器 總線選擇模塊選擇奇偶校驗(yàn)器的輸入是數(shù)據(jù)接收總線還是數(shù)據(jù)發(fā)送總線。 (7)計數(shù)器 計數(shù)器模塊的功能是在可控的輸入時鐘驅(qū)動下進(jìn)行計數(shù)，當(dāng)達(dá)到計數(shù)上閾時給 UART內(nèi)核一個提示信號。 常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 9 串行通信基礎(chǔ)知識 串行通信傳送的一組組的字符信息通常稱為信息幀，為了正確得到發(fā)送和接收這些數(shù)據(jù)幀，就要求數(shù)據(jù)通信中實(shí)現(xiàn)同步通信，同步就是通信雙方協(xié)調(diào)發(fā)送和接收之間的動作。通信雙方必須對數(shù)據(jù)傳輸方式、同步控制方式、差錯處理、應(yīng)答方式和數(shù)據(jù)格式等問題做出一組規(guī)定并共同遵守來實(shí)現(xiàn)同步，這種規(guī)定即為通信協(xié)議。串行通信分為異步通信和同步通信兩種，相應(yīng)的串行通信協(xié)議中則分有異步通信協(xié)議和同步通信協(xié)議。 串行通信 工作方式 串行通信是把傳輸?shù)臄?shù)據(jù)一位一位地順序傳送的一種通信方式。在傳送一個字節(jié)數(shù)據(jù)時， 每次將數(shù)據(jù)依次發(fā)送至單根傳輸線上；或者反過來，從單根傳輸線上依次地接收數(shù)據(jù)，然后組合成一個字節(jié)數(shù)據(jù)。因其需要的數(shù)據(jù)線少、傳送距離長、可靠性高而廣泛用于外設(shè)與計算機(jī)之間的通信，如終端、打印機(jī)、磁盤等。但由于傳送數(shù)據(jù)格式繁瑣、速度慢、效率低、實(shí)時性差，而無法應(yīng)用于高速實(shí)時數(shù)據(jù)通信。串行通信的有如下三種 [11]： 1. 單工方式 單工方式只允許數(shù)據(jù)按一個固定的方向傳送。采用這種方式時，就已經(jīng)確定了通信方式中的一方為接收端，并且這種方式是不可改變的。 2. 半雙工方式 這種方式下的通信雙方 A和 B都具有接收和發(fā)送能力。但通信線只 有一條，因此在特定的時刻雙方只能有一個發(fā)送而另一個接收或一方接收，另一方發(fā)送。決不允許 A和 B同時接收或同時發(fā)送。 3. 雙工方式 全雙工具有兩條獨(dú)立的通信線，一條專門用作發(fā)送，另一條為接收。這就克服了單工或半雙工帶來的 A和 B雙方不能同時既發(fā)送又接收的缺點(diǎn)。因此，為保證實(shí)現(xiàn)全雙工通信任務(wù)， A和 B雙方的串行接口必須具備一套完全獨(dú)立的發(fā)送器和接收器。 串行異步通信 串行異步通信是計算機(jī)通信中最常用的數(shù)據(jù)信息傳輸方式。接收和發(fā)送雙方不使用共同的參考時鐘，但要求發(fā)送的每一位數(shù)據(jù)都必須經(jīng)過事前格式化。發(fā)送時以字符 為單位在其前后分別加“起始位 ” 和“停止位”，用以指示每一數(shù)據(jù)的開始和結(jié)束來進(jìn)行傳輸，字符之間沒有固定的時間間隔要求，而每個字符中的各位則以固定的時間傳送。由于要給每一位數(shù)據(jù)位加起始位、停止位，故傳送效率不及同步通信高，但對接收與發(fā)送時鐘的同步要求降低了。 常熟理工學(xué)院畢業(yè)設(shè)計 （論文） 10 1． 串行異步通信的數(shù)據(jù)格式 收發(fā)雙方取得同步的方法是在字符格式中設(shè)置起始位和停止位，在一個有效字符正式發(fā)送前，發(fā)送器先發(fā)送一個起始位，然后發(fā)送有效字符位，在字符結(jié)束時再發(fā)送一個停止位，起始位到停止位構(gòu)成一幀，故這種通信方式又稱為起止式異步通信方式。在一幀信息傳 送之前，傳輸線邏輯上處于 1狀態(tài)，在傳送字符信息的時候。先發(fā)送起始位邏輯 O，緊隨其后發(fā)送 5到 8位的數(shù)據(jù)信息位，從低位到高位順序排列，就是說先傳低位后傳高位，在字符的最高位之后是一個可選擇的奇偶校驗(yàn)位，可以選擇奇校驗(yàn)、偶校驗(yàn)或無校驗(yàn)。在奇偶校驗(yàn)位之后是標(biāo)志著一幀字符結(jié)束的停止位。這