【文章內(nèi)容簡介】 信號輸入 tkeep1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計(jì)數(shù)值個位 tkeep2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 計(jì)數(shù)值十位 tkeep3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 計(jì)數(shù)值百位 END ENTITY frequency。 ARCHITECTURE one OF frequency IS SIGNAL tcou1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 內(nèi)部計(jì)數(shù)值個位 SIGNAL tcou2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 內(nèi)部計(jì)數(shù)值十位 SIGNAL tcou3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 內(nèi)部計(jì)數(shù)值百位 BEGIN ctrcou:PROCESS(treset,tclk) 控制計(jì)數(shù)功能的進(jìn)程 BEGIN IF treset=39。139。THEN tcou1=0000。tcou2=0000。tcou3=0000。 ELSE IF tclk39。EVENT and tclk=39。139。THEN IF tsig=39。139。THEN 時基信號高 電平為判斷條件有效的時候遇到時鐘上升沿觸發(fā) IF tcou3=1010THEN tcou3=1010。 如果百位為 10，百位不變 ELSE IF tcou1=1001AND tcou2=1001AND tcou3=1001THEN 如果計(jì)數(shù)值為 999 tcou1=0000。tcou2=0000。tcou3=1010。 則計(jì)數(shù)值百位變成 10，十位、個位變成 0 ELSIF tcou1=1001AND tcou2=1001THEN 如果百位小于 9，十位為 9 且個位為 9 的時候 通 信 工 程 專 業(yè) 課 程 設(shè) 計(jì) Ⅱ 10 tcou1=0000。tcou2=0000。tcou3=tcou3+1。 百位數(shù)值加 1，十位、個位清零 ELSIF tcou1=1001THEN 如果百位和十位都小于 9 且個位為 9 的時候 tcou1=0000。tcou2=tcou2+1。 個位清零，十為數(shù)值加 1 ELSE tcou1=tcou1+1。 其他情況就是個位數(shù)值加 1 END IF。 END IF。 ELSE tcou1=0000。tcou2=0000。tcou3=0000。 END IF。 END IF。 END IF。 END PROCESS ctrcou。 oputctr:PROCESS(treset,tsig) 控制數(shù)值輸出的進(jìn)程 BEGIN IF treset=39。139。THEN tkeep1=0000。tkeep2=0000。tkeep3=0000。 ELSE IF tsig39。EVENT AND tsig=39。039。 THEN 時鐘下降沿觸發(fā)輸出各位數(shù)值 tkeep1=tcou1。 tkeep2=tcou2。 tkeep3=tcou3。 END IF。 END IF。 END PROCESS oputctr。 END one。 七段譯碼器將 4 位 BCD 碼以七段譯碼器的形式輸出?？梢允褂靡粋€ 7 位向量來分別表示 7段譯碼器中的 7 段。程序如下： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY display IS PORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 通 信 工 程 專 業(yè) 課 程 設(shè) 計(jì) Ⅱ 11 輸入為 4 位 二進(jìn)制數(shù)，范圍從 0 到 9 data_out:OUT STD_LOGIC_VECTOR(0 DOWNTO 6))。 7 段譯碼輸出 END ENTITY display 。 ARCHITECTURE one OF display IS SIGNAL indata:STD_LOGIC_VECTOR(3 DOWNTO 0)。 內(nèi)部數(shù)值信號 BEGIN PROCESS(data_in) 輸出入信號作為進(jìn)程的敏感觸發(fā)進(jìn)程 BEGIN indata=data_in。 將輸入信號賦值給內(nèi)部數(shù)值信號 CASE indata IS WHEN0000=data_out=1111110。 0 到 7 段譯碼 (以下類推 ) WHEN0001=data_out=0110000。 WHEN0010=data_out=1101101。 WHEN0011=data_out=1111001。 WHEN0100=data_out=0110011。 WHEN 0101=data_out=1011011。 WHEN 0110=data_out=1011111。 WHEN 0111=data_out=1110000。 WHEN 1000=data_out=1111111。 WHEN 1001=data_out=1111011。 WHEN OTHERS=data_out=0110001。 其他時候輸出出錯表示 END CASE。 END PROCESS。 END one。 錯誤 !未找到引用源。 數(shù)字頻率計(jì)的綜合設(shè)計(jì) 要設(shè)計(jì)的數(shù)字頻率計(jì)需要 3 個輸入端口，一個脈沖輸入端口 clk（頻率為20MHZ）；一個異步復(fù)位端口 reset,用于使系統(tǒng)回到初始狀態(tài)；還有一個就是測試信號的輸入端口 testsignal，用于輸入待測的信號。 該頻率計(jì)需要 7 個輸出端口，要有一個表示是顯示頻率還是周期的輸出端口unit；還有 3 個顯示頻率值的 7 端譯碼輸出端口 display1,display2 和 diaplay3，以及 3 個小數(shù)點(diǎn)輸 出端口 dot向量。 程序如附錄 錯誤 !未找到引用源。 方案二 本方案是由 8 位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖，它由一個測頻控制信號發(fā)生器通 信 工 程 專 業(yè) 課 程 設(shè) 計(jì) Ⅱ 12 TESTCTL， 8 個有時鐘使能的十進(jìn)制計(jì)數(shù)器 CNT10，一個 32 位鎖存器 REG32B 組成。以下分別敘述頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。 頻率測量的基本原理使計(jì)算每秒鐘內(nèi)待測信號的脈沖個數(shù)，這就要求 TESTCTL 的計(jì)數(shù)使能信號 TSTEN 能產(chǎn)生一個 1秒脈寬的周期信號，并對頻率計(jì)每一計(jì)數(shù)器 CNT10的 ENA 使能端進(jìn)行同步測控。當(dāng) TETEN 高電頻時允許計(jì)數(shù)；低電頻時，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間，首先需要一個鎖存信號 LOAD 的上跳沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖存進(jìn) 32 位鎖存器 REG32B 中，并由外部的七段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有一個清零信號 CLR_CNT 對計(jì)數(shù)器進(jìn)行清零，為下 1秒鐘的技術(shù)操作作準(zhǔn)備。 REG32B 的設(shè)計(jì) 設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。若已有 32 位 BCD 碼存在于此模塊的輸入端口，在信號 LOAD 的上升 沿后即被鎖存到寄存器 REG32B 的輸出端輸出，然后由實(shí)驗(yàn)板上的 7 段譯碼器譯成能在數(shù)碼管上顯示的相對的數(shù)值。 CNT10 的設(shè)計(jì) 設(shè)計(jì)一個有一時鐘使能輸入端 ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時計(jì)數(shù)允許，低電平時計(jì)數(shù)禁止。 方案比較 方案一可同時實(shí)現(xiàn)測頻率和測周期兩個功能，且可實(shí)現(xiàn)小數(shù)點(diǎn)隨量程變化自動移位的功能，測試的最大頻率能達(dá)到 1MHZ。同時采用了記憶顯示方法，及測量過程中不顯示數(shù)據(jù)，待測量過程結(jié)束以后，顯示測頻結(jié)果，并將此結(jié)果保持到下次測量結(jié)束。雖然實(shí)現(xiàn)的功能較多，但是程序繁雜， 且管腳眾多，實(shí)驗(yàn)室無法達(dá)到此程序所需的硬件要求。而方案二僅僅只能測量頻率，測量范圍為 99999999HZ，其程序分塊明了，調(diào)用簡單。與方案一比較方案二更為合理。 方案改造 方案二雖然程序分塊明了，調(diào)用簡單。但是范圍達(dá)到 99999999HZ，實(shí)驗(yàn)室器材無法達(dá)到所要管腳的要求，故改為 4為計(jì)數(shù)器來計(jì)數(shù)，范圍達(dá)到 9999HZ。此時 32位鎖存器 REG32B 應(yīng)該為 16位鎖存器 REG16B。 通 信 工 程 專 業(yè) 課 程 設(shè) 計(jì) Ⅱ 13 第 4 章 利用 VHDL 語言設(shè)計(jì)頻率計(jì) 系統(tǒng)功能的分析與電路設(shè)置 由于多功能數(shù)字頻率計(jì)是一個需對數(shù)字信號 進(jìn)行測量和顯示的系統(tǒng)，因此需要設(shè)置控制電路、計(jì)數(shù)電路、鎖存電路和譯碼電路等。測控電路是對計(jì)數(shù)電路進(jìn)行工作和時序控制。鎖存電路的主要功能是對計(jì)數(shù)輸出的數(shù)據(jù)進(jìn)行鎖定保存，即使在前級計(jì)數(shù)電路的計(jì)數(shù)器清零以后，鎖存器是對單個十進(jìn)制計(jì)數(shù)器進(jìn)行保存，因此鎖存器的個數(shù)由前一級計(jì)數(shù)電路的十進(jìn)制計(jì)數(shù)器的個數(shù)決定。譯碼顯示電路由譯碼器和顯示器構(gòu)成。譯碼器的功能是，將鎖存器保存并輸出的四位二進(jìn)制代碼表示的十進(jìn)制數(shù)進(jìn)行譯碼轉(zhuǎn)換，將其轉(zhuǎn)換能直接驅(qū)動數(shù)碼管顯示與其對應(yīng)的十進(jìn)制數(shù)字字符的輸出信號。顯示器由數(shù)碼管電路構(gòu)成。由于被測信號可能 具有多個位數(shù)的頻率，因此需要多個數(shù)碼管對其進(jìn)行顯示（本實(shí)驗(yàn)需要 4 個）。 測頻原理 圖 測試原理框圖 如圖 預(yù)測門信號是一個脈沖， t t2 是十進(jìn)制計(jì)數(shù)器。 測頻模塊工作描述及 VHDL程序 各個模塊的描述在方案二里已經(jīng)介紹，這里只介紹各個模塊的 VHDL 程序。 計(jì)數(shù)模塊（ CNT10） Library IEEE。 Use 。 Entity CNT10 is Port(CLK:IN STD_LOGIC。 計(jì)數(shù)時鐘信號 D Q CNT1 CLKEN CLK OUT CLR CNT2 CLKEN CLK OUT CLR 通 信 工 程 專 業(yè) 課 程 設(shè) 計(jì) Ⅱ 14 ClR:IN STD_LOGIC。 清零信號 ENA:IN STD_LOGIC。 計(jì)數(shù)使能信號 CQ:OUT INTEGER RANGE 0 TO 15。 4