【正文】 圖 原理圖的仿真結果圖（ 2） 通 信 工 程 專 業(yè) 課 程 設 計 Ⅱ 24 圖 原理圖的仿真結果圖（ 3） 引腳鎖定 名稱 管腳 名稱 管腳 名稱 管腳 名稱 管腳 名稱 管腳 A1 35 A7 44 B6 51 C5 58 D4 65 A2 36 B1 45 B7 52 C6 60 D5 67 A3 37 B2 46 C1 54 C7 61 D6 68 A4 39 B3 48 C2 55 D1 4 D7 69 A5 40 B4 49 C3 56 D2 63 CLK 83 A6 41 B5 50 C4 57 D3 64 FSIN 2 程序的下載和測試 1 編程下載與測試步驟 ：選“ MAX+plus錯誤 !未找到引用源。 （ 4）在右邊繪圖工具條中給時鐘信號 賦值，并將 Enter Time 設為 1ms。選擇 Wavefrom Editor File 項單擊 OK。 （ 1）在引腳的 PIN_NAME 處雙擊鼠標左鍵，鍵入 CLK 和 FSIN 等等。在新建的圖形編譯窗口的空白處單擊鼠標左鍵以正確輸入位置。注意在 VHDL 中，程序保存的文件夾的文件名必須與文件的實體名一致！而原理圖輸入設計中保存的原理圖文件名可以是任意的。文件夾名不能用中文，且不可帶空 格，盡量不用數字表達。 MAX+PLUS錯誤 !未找到引用源。 。 系統的核心 Compiler 支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAXS000 和 Classic 可編程器件，提供了真正與結構無關的可編程設計環(huán)境。目前 MAX+PLUS錯誤 !未找到引用源。 通 信 工 程 專 業(yè) 課 程 設 計 Ⅱ 19 第 5 章 數字頻率計仿真及分析 MAX+PLUS錯誤 !未找到引用源。 U6:CNT10 PORT MAP(CLK=CNTOUT1(2),CLR=CN_CLR1,ENA=FRE_EN1, CQ=DLATCH1(15 DOWNTO 12),CARRY_OUT=CNTOUT1(3))。 U2:REG16B PORT MAP(REG16B=LOAD1,DIN=DLATCH1,DOUT=RESULT_OUT)。 SIGNAL LOAD1:STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 CARRY_OUT:OUT STD_LOGIC)。 COMPONENT CNT10 待調用的有時鐘使能的十進制計數端口定義 PORT(CLK:IN STD_LOGIC。 TSTEN:OUT STD_LOGIC。 FSIN:IN STD_LOGIC。 測頻主系統實現（ FREQ） LIBRARY IEEE。 F=outp(5)。 B=outp(1)。 WHEN1001=OUTP:=1111011。 WHEN0101=OUTP:=1011011。 WHEN0001=OUTP:=0110000。 END DISPLAY。 D:OUT STD_LOGIC。 ENTITY DISPLAY IS PORT(D_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 TSTEN=TESTCTL。039。039。 END PROCESS。EVENT AND CLK=39。 計數器清零 LOAD:OUT STD_LOGIC)。 USE 。 END PROCESS。EVENT AND REG16B=39。 DIN:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 END ATR。039。 END PROCESS。 ELSE CQI=0。139。139。 4 位計數結果輸出 CARRY_OUT:OUT STD_LOGIC)。 Entity CNT10 is Port(CLK:IN STD_LOGIC。 測頻原理 圖 測試原理框圖 如圖 預測門信號是一個脈沖， t t2 是十進制計數器。譯碼顯示電路由譯碼器和顯示器構成。此時 32位鎖存器 REG32B 應該為 16位鎖存器 REG16B。而方案二僅僅只能測量頻率，測量范圍為 99999999HZ，其程序分塊明了，調用簡單。當高電平時計數允許，低電平時計數禁止。鎖存信號之后，必須有一個清零信號 CLR_CNT 對計數器進行清零，為下 1秒鐘的技術操作作準備。以下分別敘述頻率計各邏輯模塊的功能與設計方法。 數字頻率計的綜合設計 要設計的數字頻率計需要 3 個輸入端口，一個脈沖輸入端口 clk（頻率為20MHZ）；一個異步復位端口 reset,用于使系統回到初始狀態(tài)；還有一個就是測試信號的輸入端口 testsignal，用于輸入待測的信號。 其他時候輸出出錯表示 END CASE。 WHEN 0111=data_out=1110000。 WHEN0011=data_out=1111001。 內部數值信號 BEGIN PROCESS(data_in) 輸出入信號作為進程的敏感觸發(fā)進程 BEGIN indata=data_in。 ENTITY display IS PORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。程序如下： LIBRARY IEEE。 END PROCESS oputctr。 tkeep2=tcou2。 ELSE IF tsig39。139。 END IF。 ELSE tcou1=0000。tcou2=tcou2+1。 則計數值百位變成 10，十位、個位變成 0 ELSIF tcou1=1001AND tcou2=1001THEN 如果百位小于 9，十位為 9 且個位為 9 的時候 通 信 工 程 專 業(yè) 課 程 設 計 Ⅱ 10 tcou1=0000。THEN 時基信號高 電平為判斷條件有效的時候遇到時鐘上升沿觸發(fā) IF tcou3=1010THEN tcou3=1010。EVENT and tclk=39。THEN tcou1=0000。 內部計數值個位 SIGNAL tcou2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 計數值個位 tkeep2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY frequency IS PORT(treset:IN STD_LOGIC。 通 信 工 程 專 業(yè) 課 程 設 計 Ⅱ 9 ㈡方案一各模塊的實現 1. 計數器的設計和實現 LIBRARY IEEE。但這個計數 值要作為顯示輸出，就要將這個計數器用個位、十位，百位分開表示，而且要遵循“加一逢十”的規(guī)則。同樣用到 3 個分頻器，但是節(jié)約了 資源。此時的時基信號為輸入信號。在實驗過程中，要在頻率計提供的基信號和輸入信號之間做出選擇，充當時基信號即閘門時間。在連接器件通 信 工 程 專 業(yè) 課 程 設 計 Ⅱ 7 時，也可以采用圖形輸入方式，即在圖形輸入界面中調出先制作的庫文件器件符號，再將每個器件符號的各端口直接連接，從而構成系統主電路。 3） 信號賦值語句將設計實體內的處理結果向定義的信號或界 面端口進行賦值。】 【 PORT(端口名：端口模式 數據類型； {端口名：端口模式 數據類型 }）；】 END ENTITY 實體名； 結構體（ ARCHITECTURE） 結構體是實體所定義的設計實體中的一個組成部分，結構體描述設計實體的內部結構和實體端口間的邏輯關系。 USE 定義區(qū) ENTITY 定義區(qū) ARCHITETURE 定義區(qū) 圖 程序基本結構 實體（ ENTITY） 實體作為一個設計實體的組成部分，其功能是對這個設計實體與外部電路進行接口描述，它是設計實體的表層設計單元；實體說明部分規(guī)定了設計單元的輸入輸出接口信號或引腳，它是設計實體對外一個通信界面，就一個設計實體而言，外界所看到得僅僅是他的界面上的各 種接口。 1989 年 CADENCE 公司收購了 GDA 公司公開發(fā)表了 Verilog HDL，并成立 LV1 組織以促進 Verilog HDL 成為 IEEE 標準，即 IEEE Standard 13641995. VHDL 的英文全名是 VHSIC(Very High Speed Interated Circuit)Hardare Description Language,支持各種模式的設計方法：自頂向下與自底向上或混合方法，在面對當今許多電子產品 生命周期的縮短，需要多次重新設計以其融入最新技術、改變工藝等方面， VHDL 具有良好的適應性。我真誠的歡迎老師以及其他讀者對報告中的有關問題給予批評指正。 本實驗報告注重書本知識與實驗的結合，在報告中有介紹到 VHDL 語言以及MAXPLUSMAX+PLUSII的特點 ，軟件應用的介紹，具體的實驗步驟等等。它們先后 被批準為國際標準語言。 control circuit。該數字頻率計測量范圍為 0 到 9999HZ，基準頻率為 1HZ，結果用 4 只 7 段數碼管顯示十進制結果。該頻率計采用 VHDL 語言程序與原理圖相結合的方法，極大地減少了硬件資源占用。 [關 鍵 詞 ] 數字頻率計；控制電路；計數電路；鎖存電路 II With regard to the design of digital frequency meter [Abstract] The present report describes a largescale programmable logic chip design carrier, in the end by a toptiered design, multifunction digital frequency meter design methods. The frequency counter using VHDL language programs, and the method of bining schematic, greatly reducing the hardware footprint. The digital frequency meter measurement range from 0 to 9999HZ, the base frequency of 1HZ, the results with the four 7segment LED display decimal results. Intermediate used for setting up control circuit, counting circuit, latch circuit and decoding circuit modules. The simulation results show that the digital frequency meter highperformance, design language flexibility, hardware simple