【文章內(nèi)容簡介】 當(dāng)條件表達式的取值為真時，激活該進程； WAIT FOR （時間表達式）： 給出了進程被掛起的最長時間，一旦超過該值，則激活進程。 并 行 (Concurrent) 語 句 并行語句位于進程外部，語句不分先后，同時執(zhí)行。在此主要講述常用的 WHENELSE 語句和 WITHSELECTWHEN 語句。 WHENELSE 語句 這種條件型信號賦值語句根據(jù)不同的條件，將不同的值賦給信號，其格式如下： 信號名 = 表達式1 when 條件1 else 表達式2 when 條件2 else 表達式3 when 條件3 else ┅表達式4 when 條件4 else 表達式5 when 條件5 else 在每個表達式后都跟有“WHEN”指定的條件，滿足該條件時，將表達式的只賦給信號，最后一個表達式可以不跟條件，它表明當(dāng)上述條件都不滿足時，將該表達式的值賦給信號。例 用WHENELSE語句描述四選一多路選擇器 library ieee。 use 。 entity mux4 is port( a,b,c,d,I,j: IN std_logic。 x: OUT std_logic)。 end mux4。 architecture archmux of mux4 is signal s : std_logic_vector (1 downto 0)。 begin s = Iamp。j。 x = a when ( s = “00” ) else b when ( s = “01” ) else c when ( s = “10” ) else d。 end archmux。 WITHSELECTWHEN 語 句 選擇型信號賦值語句用于并行的信號賦值，其格式為：with 表達式 select 信號名 = 表達式1 when 條件1 else 表達式2 when 條件2 else 表達式3 when 條件3 else ┅表達式n1 when 條件n1 else 表達式n when 條件n else 注：WITHSELECTWHEN 必 須 指 明 所 有 互 斥 條 件例 WITHWHENELSE語句舉 例 四 選 一 多 路 開 關(guān) (mux) library ieee。 use 。 entity mux is port (a, b, c, d: in std_logic。 s: in std_logic_vector(1 downto 0)。 x: out std_logic )。 end mux。 architecture archmux of mux is begin with s select x = a when “00”, x 根 據(jù) s 的 不 同 而 賦 值 b when “01”, c when “10”, d when “11”。 end archmux。小結(jié)：幾種語句的比較 語句WithselectwhenWhenelseIfelseCasewhen選擇條件一個信號的不同值，互斥多個信號多種組合，不必互斥多個信號多種組合，不必互斥一個信號的不同值，互斥語句屬性并行并行順序順序用途編碼、譯碼、多路選擇器優(yōu)先編碼器，地址譯碼器優(yōu)先編碼器，地址譯碼器編碼、譯碼、多路選擇器， 結(jié)構(gòu)體的子結(jié)構(gòu)描述一個結(jié)構(gòu)體可以用多個子結(jié)構(gòu)組成, 有利于編程和查錯。 VHDL語言可以使用3種子結(jié)構(gòu)描述語句，即BLOCK語句、PROCESS語句和子程序。 BLOCK語句 該語句組合結(jié)構(gòu)體中的并行描述語句,可增加并行描述語句及其結(jié)構(gòu)的可讀性,使結(jié)構(gòu)體層次清晰, 對程序的修改和移植非常有用. 該語句的結(jié)構(gòu)為：塊結(jié)構(gòu)名：BLOCKBEGIN并行語句集…END BLOCK塊結(jié)構(gòu)名。BLOCK語句中描述的各個語句可并發(fā)執(zhí)行, 舉例如下:例: 采用BLOCK語句描述二選一電路ENTITY mux IS PORT ( d0,d1: IN BIT。Sel: IN BIT。 Q: OUT BIT )。END mux。ARCHITECTURE connect OF mux IS SIGNAL tmp1, tmp2, tmp3: BIT。BEGINcale:BLOCKBEGIN tmp1 = d0 AND sel。 tmp2 = d1 AND ( NOT sel) 。 tmp3 = tmp1 OR tmp2。 q = tmp3。END BLOCK cale。END connect。其中, cale:為塊結(jié)構(gòu)名, SIGNAL 為信號說明語句的關(guān)鍵字. 進 程 (PROCESS)語句進程 (PROCESS)用于描述順序(sequential)事件并且包含在結(jié)構(gòu)體中。順序描述語句按語句出現(xiàn)的次序順序執(zhí)行。進程語句的結(jié)構(gòu)為： [ 進程名 ]：PROCESS（ 敏感信號1，敏感信號2，… ） BEGIN … END PROCESS。進程語句包括三部分 : 敏 感 表 (Sensitivity list) : 當(dāng) 敏 感 表 中 的 某 個 信 號 變 化 時 進 程 被 激 活 進 程 (PROCESS) : 對 行 為 的 描 述 結(jié) 束 語 句 (END) : 描 述 進 程 的 結(jié) 束 進程啟動后，PROCESS中的語句將由上到下逐句執(zhí)行一遍，執(zhí)行到最后一個語句后，返回到開始語句，等待敏感信號的出現(xiàn)，因此，只要PROCESS中指定的敏感信號變化一次，該進程就執(zhí)行一次。注：一個結(jié)構(gòu)體可以包含多個進程語句；當(dāng)進程中使用了WAIT語句時，進程不允許帶有敏感信號。 例 簡單的進程實例: mux: PROCESS (a, b, s) 敏 感 表 BEGIN if ( s = ‘0’ ) then x = a。 else 定 義 一 段 進 程 x = b。 end if。 END PROCESS mux。這 里 進 程 mux 對 于 信 號 a, b, s 敏 感 ，無 論 何 時, 信 號 a, b 或 s 發(fā) 生 變 化, 進 程 中 的 語 句 將 被 重 新 賦 值 計 算。 子 程 序在VHDL中子程序由一系列說明和語句組成，可調(diào)用其他子程序，其本身也可以嵌套子程序。子 程 序 有 過 程 (PROCEDURE) 和 函 數(shù) (FUNCTION) 兩種類型。 函 數(shù) 只 能 用 以 計 算 數(shù) 值, 而 不 能 用 以 改 變 與 函 數(shù) 形 參 相 關(guān) 的 對 象 的 值。因 此，函 數(shù) 的 參 量 只 能 是 方 式 為 IN 的 信 號 與 常 量， 而 過 程 的 參 量 可 以 為 IN，OUT，INOUT 方 式。過 程 能 返 回 多 個 變 量, 函 數(shù) 只 能 有 一 個 返 回 值.1. 過程語句 ( Procedure )結(jié)構(gòu)如下：PROCEDURE 過程名（參數(shù)1：參數(shù)2：…） IS [定義語句]；（變量等定義）BEGIN [順序處理語句]；（過程處理語句）END 過程名注：過程中的輸入/輸出參數(shù)均應(yīng)列在緊跟過程名的括號中。例 過 程 舉 例： ENTITY PROC IS PORT ( A: IN BIT_VECTOR (0 TO 2)。M: OUT BIT_VECTOR (0 TO 2))。END PROC。ARCHITECTURE EXAMPLE OF PROC ISPROCEDURE SIMPLE ( W,X,Y: IN BIT。 Z: OUT BIT ) ISBEGIN Z=(W AND X) OR Y。END SIMPLE。PROCESS (A)BEGINSIMPLE (A(0),A(1),A(2),M(0))。SIMPLE (A(2),A(1),A(0),M(1))。SIMPLE (A(1),A(2),A(0),M(2))。END PROCESS。END EXAMPLE。2. 函數(shù)語句 ( Function )結(jié)構(gòu)如下：FUNCTION 函數(shù)名（參數(shù)1：參數(shù)2：…）RETURN 數(shù)據(jù)類型名 IS[定義語句]。BEGIN[順序處理語句]。RETURN [返回變量名]。END [函數(shù)名]。注：函數(shù)語句括號內(nèi)的所有參數(shù)都是輸入?yún)?shù)或輸入信號，函數(shù)必須以RETURN語句結(jié)束，并且返回一個值。例 函 數(shù) 舉 例： 此 函 數(shù) 返 回 兩 數(shù) 中 的 較 小 數(shù) FUNCTION Min( x,y : INTEGER) RETURN INTEGER IS BEGIN IF xy THEN RETURN x。 ELSE RETURN y。 END IF。 END Min；. 程 序 包 ( Package ) ( 了解 )程 序 包 ( Package )是設(shè)計中使用的子程序和公用數(shù)據(jù)類型集合，是一個可以選擇的設(shè)計單元，用于共享定義（信號、常數(shù)、數(shù)據(jù)、元件語句、函數(shù)和過程定義等）。程 序 包 分 包 頭 和 包 體 兩 部 分。 包 頭 以 保 留 字 PACKAGE 開 頭， 包 體 則 以 PACKAGE BODY 識 別。使用程序包時，用USE語句說明。程序包的結(jié)構(gòu)為：PACKAGE 程序包名 IS[ 說明語句 ]；END 程序包名；PACKAGE BODY 程序包名 IS [ 說明語句 ]；END BODY；例 程序包舉例 包 頭 說 明 PACKAGE Logic IS TYPE Three_level_logic IS (‘0’,’1’,’z’)。 CONSTANT Unknown_Value :Three_level_logic := ‘0’。 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic。 END Logic。 包 體 說 明 PACKAGE BODY Logic IS 下 面 是 函 數(shù) Invert 的 子 程 序 體 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic IS BEGIN CASE input IS WHEN ‘0’ = RETURN ‘1’。 WHEN ‘1’ = RETURN ‘0’。 WHEN ‘z’ = RETURN ‘z’。 END CASE。 END Invert。 END Logic。 用VHDL描述基本邏輯電路 描述組合電路1. 用VHDL語言描述一個如圖所示的三態(tài)門。doutdinen圖3 三態(tài)門程序如下： LIBRARY IEEE； USE IEEE．； ENTITY tri_gate IS PORT(din，en ： IN STD_LOGIC； Dout ： OUT STD_LOGIC)； END tri_gate； ARCHITECTURE example OF tri_gate IS BEGIN PROCESS (din，en) BEGIN IF en=′l′ THEN dout = din；ELSE dout =′Z′；END IF； END PROCESS；END example； 2. 用VHDL語言描述