【正文】 須注意的是ispLSI101680的35腳既可作為一個(gè)輸入信號(hào)Y1，也可定義為復(fù)位信號(hào)（RESET），如果不加任何控制，在編譯適配軟件時(shí)，將Y1默認(rèn)為系統(tǒng)復(fù)位端口。D2=count2(3)。D0=count0(3)。139。 else countb=countb。) and falling_edge(m2) ) then if( count3=1001) then count3=0000。 end if。139。 end if。) and falling_edge(m0) ) then if( count1=1001) then count1=0000。 end process P1。 m0=39。begin P1:process(xclk,en,clr) begin if(clr=39。 A2,B2,C2,D2,A3,B3,C3,D3:out std_logic)。如下圖所示，xclk為待測(cè)的輸入信號(hào)，clk為8HZ標(biāo)準(zhǔn)信號(hào)，作為產(chǎn)生1秒信號(hào)的輸入信號(hào)。Step5 編譯和綜合各步驟通過后，要形成可以將程序下載到實(shí)驗(yàn)板上的*.jed文件，為此，在文本編輯軟件中按照程序編寫一個(gè)引腳鎖定文件（*.prn）,將程序中的輸入/輸出信號(hào)與實(shí)驗(yàn)板上的ispLSI1016芯片的具體管腳一一對(duì)應(yīng)。 end if。) then 清零（clr）信號(hào)有效時(shí)， count=00000。architecture demo_arch of demo issignal count: std_logic_vector(4 downto 0)。 按 OK 鈕 后， 進(jìn) 入 文 本 編 輯 器 Text Editor 編 輯 VHDL 文 件。139。 begin if(clr=′0′)thencountl:=0。 設(shè)計(jì)時(shí)序電路1. D 型 鎖 存 器描述一個(gè)時(shí)鐘信號(hào)為clk，數(shù)據(jù)輸入信號(hào)為data，輸出信號(hào)為q的鎖存器。 包 體 說 明 PACKAGE BODY Logic IS 下 面 是 函 數(shù) Invert 的 子 程 序 體 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic IS BEGIN CASE input IS WHEN ‘0’ = RETURN ‘1’。 END Min；. 程 序 包 ( Package ) ( 了解 )程 序 包 ( Package )是設(shè)計(jì)中使用的子程序和公用數(shù)據(jù)類型集合，是一個(gè)可以選擇的設(shè)計(jì)單元，用于共享定義（信號(hào)、常數(shù)、數(shù)據(jù)、元件語句、函數(shù)和過程定義等）。2. 函數(shù)語句 ( Function )結(jié)構(gòu)如下：FUNCTION 函數(shù)名（參數(shù)1：參數(shù)2：…）RETURN 數(shù)據(jù)類型名 IS[定義語句]。ARCHITECTURE EXAMPLE OF PROC ISPROCEDURE SIMPLE ( W,X,Y: IN BIT。 子 程 序在VHDL中子程序由一系列說明和語句組成，可調(diào)用其他子程序，其本身也可以嵌套子程序。進(jìn)程語句的結(jié)構(gòu)為： [ 進(jìn)程名 ]：PROCESS（ 敏感信號(hào)1，敏感信號(hào)2，… ） BEGIN … END PROCESS。BEGINcale:BLOCKBEGIN tmp1 = d0 AND sel。小結(jié)：幾種語句的比較 語句WithselectwhenWhenelseIfelseCasewhen選擇條件一個(gè)信號(hào)的不同值，互斥多個(gè)信號(hào)多種組合，不必互斥多個(gè)信號(hào)多種組合，不必互斥一個(gè)信號(hào)的不同值，互斥語句屬性并行并行順序順序用途編碼、譯碼、多路選擇器優(yōu)先編碼器，地址譯碼器優(yōu)先編碼器，地址譯碼器編碼、譯碼、多路選擇器， 結(jié)構(gòu)體的子結(jié)構(gòu)描述一個(gè)結(jié)構(gòu)體可以用多個(gè)子結(jié)構(gòu)組成, 有利于編程和查錯(cuò)。 WITHSELECTWHEN 語 句 選擇型信號(hào)賦值語句用于并行的信號(hào)賦值，其格式為：with 表達(dá)式 select 信號(hào)名 = 表達(dá)式1 when 條件1 else 表達(dá)式2 when 條件2 else 表達(dá)式3 when 條件3 else ┅表達(dá)式n1 when 條件n1 else 表達(dá)式n when 條件n else 注：WITHSELECTWHEN 必 須 指 明 所 有 互 斥 條 件例 WITHWHENELSE語句舉 例 四 選 一 多 路 開 關(guān) (mux) library ieee。 entity mux4 is port( a,b,c,d,I,j: IN std_logic。 END PROCESS decode。 end mux。每一個(gè)“IF”語句都必須有一個(gè)對(duì)應(yīng)的“END IF” 語句。賦值符號(hào)也可為任何對(duì)象賦初值。ARCHITECTURE behavior of logic isBEGIN y = (a AND b)。 as: OUT std_logic )。 BUFFER 信 號(hào) 輸 出 到 實(shí) 體 外 部, 但 同 時(shí) 也 在 實(shí) 體 內(nèi) 部 反 饋 VHDL語言有10種數(shù)據(jù)類型，在邏輯電路設(shè)計(jì)中可以用std_logic說明的位邏輯數(shù)據(jù)bit，也可以使用 std_logic_vector 說明的位矢量 bit_vector 。 屬 性: 它 包 括178。實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的公共信息（輸入輸出端口信號(hào)或引腳），而結(jié)構(gòu)體部分定義了設(shè)計(jì)單元具體的內(nèi)部特性。 一般使用程序包中的數(shù)據(jù)類或子程序時(shí)，需要首先聲名程序包所在的庫（使用LIBERARY語句）和程序包的名稱（使用USE語句, USE 語 句 后 跟 保 留 字 ALL, 表 示 使 用 庫/ 程 序 包 中 的 所 有 定 義。用于位的連接。信號(hào)的活躍(ACTIVE)指信號(hào)值的任何變化。 A′RANGE(n)：索引號(hào)n的區(qū)間的范圍。 T′PRED(n)：得到的值為T′VAL(T′POS(n)1)。預(yù)定義的屬性類型有：類型(TYPES)、數(shù)組、信號(hào)和字符串。向量最高位的下標(biāo)值最大，并且處于向量的最左邊。在實(shí)際應(yīng)用中，由于數(shù)據(jù)類型的取值范圍比較小，故應(yīng)重新定義。在IEEE庫中的程序包STD_LOGIC_1164中定義了包含高阻(‘Z’)和不定(‘X’)狀態(tài)的標(biāo)準(zhǔn)邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。 (2)實(shí)數(shù)(Real) ~+。 變量count為整數(shù)類型，RANCE 0 TO 255是對(duì)類型INTEGER的附加限制，該語句一旦執(zhí)行，立即將初始值10賦予變量。1 常 量 (Constant) 常量聲明即為一個(gè)常量名賦予一個(gè)固定值，其一般格式為：CONSTANT 常量名：數(shù)據(jù)類型：=表達(dá)式；常量可在Library、Entity、Architecture、Process 中進(jìn)行定義，其有效范圍也相應(yīng)限定。 VHDL語言的語法規(guī)則．VHDL標(biāo)識(shí)符（Identifiers）252。美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，其目的是為大規(guī)模集成電路設(shè)計(jì)，建立一項(xiàng)新的描述方法。 保留字(關(guān)鍵字)不能用于標(biāo)識(shí)符；252。信號(hào)賦值語句的格式為： [ 信號(hào)名 ] = [ 表達(dá)式 ] [ AFTER [ 時(shí)間表達(dá)式]]； 其中時(shí)間表達(dá)式指定延遲時(shí)間，如果省略AFTER語句，則延遲時(shí)間取默認(rèn)值。用VHDL編寫程序時(shí)，該庫自動(dòng)打開，所以使用這些數(shù)據(jù)類型時(shí)，不需要再次打開。 (5)字符(CHARACTER) 當(dāng)對(duì)一個(gè)變量執(zhí)行字符賦值操作時(shí)，應(yīng)先聲明后賦值。定義格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素，…)；例如：TYPE states IS (stO， stl， st2， st3)；在綜合過程中，通常自動(dòng)編碼枚舉類型。定義格式：TYPE 數(shù)據(jù)類型名 Is 數(shù)據(jù)類型定義 約束范圍；例如：TYPE digit IS INTEGER RANGE 0 TO 9；TYPE digit IS REAL RANGE 1．0 TO 1．0；(3)數(shù)組(Array)類型數(shù)組是相同類型數(shù)據(jù)集合形成的一個(gè)新的數(shù)據(jù)類型，可以是一維或多維數(shù)組，定義格式為：TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)名例如：TYPE word IS ARRAY (15 DOWNTO 0) OF BIT；其中15指定數(shù)組元素的個(gè)數(shù)為16個(gè)，DOWNTO指定下標(biāo)以降序變化。 (5)元件。 T′POS(n)：參數(shù)n在T中位置序號(hào)。 A′fHIGH(n)：索引號(hào)n的區(qū)間的高端位置序號(hào)。s′EVENT：若在當(dāng)前模擬周期內(nèi)，該信號(hào)發(fā)生了某個(gè)事件(信號(hào)值變化)，返回TRUE：否則返回FALSE。 預(yù) 定 義 運(yùn) 算 符 可 分 四 種 類 型： 算 術(shù) 運(yùn) 算 符、 關(guān) 系 運(yùn) 算 符、 邏 輯 運(yùn) 算 符 與 連 接 運(yùn) 算 符。 VHDL語句結(jié)構(gòu)分類VHDL的程序結(jié)構(gòu)由三部分構(gòu)成：庫、實(shí)體說明和結(jié)構(gòu)定義?！啊?庫 允 許 對(duì) “std_logic” 類 型 的 信 號(hào) 使 用 某 些 運(yùn) 算 符。)。 IN 信 號(hào) 進(jìn) 入 實(shí) 體 但 并 不 輸 出252。 q: OUT std_logic_vector (15 downto 0)。 w, x, y: OUT std_logic。 順序語句 ( Sequential 語 句 )順序描述語句按出現(xiàn)的次序順序執(zhí)行，出現(xiàn)在進(jìn)程（Process）或子程序中。end if。 use 。 WHEN OTHERS = output = 39。 WHENELSE 語句 這種條件型信號(hào)賦值語句根據(jù)不同的條件，將不同的值賦給信號(hào)，其格式如下： 信號(hào)名 = 表達(dá)式1 when 條件1 else 表達(dá)式2 when 條件2 else 表達(dá)式3 when 條件3 else ┅表達(dá)式4 when 條件4 else 表達(dá)式5 when 條件5 else 在每個(gè)表達(dá)式后都跟有“WHEN”指定的條件，滿足該條件時(shí)，將表達(dá)式的只賦給信號(hào)，最后一個(gè)表達(dá)式可以不跟條件，它表明當(dāng)上述條件都不滿足時(shí)，將該表達(dá)式的值賦給信號(hào)。j。 end mux。 Q: OUT BIT )。END connect。 end if。例 過 程 舉 例： ENTITY PROC IS PORT ( A: IN BIT_VECTOR (0 TO 2)。SIMPLE (A(1),A(2),A(0),M(2))。例 函 數(shù) 舉 例： 此 函 數(shù) 返 回 兩 數(shù) 中 的 較 小 數(shù) FUNCTION Min( x,y : INTEGER) RETURN INTEGER IS BEGIN IF xy THEN RETURN x。 CONSTANT Unknown_Value :Three_level_logic := ‘0’。 END Logic。3. J_K型觸發(fā)器帶有復(fù)位(clr,低電平有效)／置位(set，低電平有效)功能和上升沿觸發(fā)的JK型觸發(fā)器的程序如下； LIBRARY IEEE； USE IEEE．STD_LOGIC _1164．ALL； ENTITY jkff ISPORT (set，clr，clk，j，k ：IN STD_LOGIC；q，qb ：OUT STD_LOGIC)； END jkff ； ARCHITECTURE rtl OF jkff IS SIGNAL q_s，