【正文】 A′LEFT(n)：索引號n的區(qū)間的左端位置序號。 A′RIGHT(n)：索引號n的區(qū)間的右端位置序號。 A′fHIGH(n)：索引號n的區(qū)間的高端位置序號。 A′LOW(n)：索引號n的區(qū)間的低端位置序號。 A′LENGTH(n)：索引號n的區(qū)間的長度值。 A′RANGE(n)：索引號n的區(qū)間的范圍。 例如： TYPE bitll IS ARRAY (10 TO 20) OF BIT；VARIABLE len： INTEGER；… len：=bitll′LENGTH； len=11(3)信號屬性 s′DELAYED(t)：延時t個時間單位的信號。s′STABLE(t)：在t個時間單位內(nèi)，如果沒有時間發(fā)生，返回TRUE：否則返回FALSE。s′QUIET(t)：如果該信號在t個時間單位內(nèi)沒有發(fā)生變化，返回TRUE：否則返回FALSE。s′TRANSACTION：建立一個BIT類型的信號，當(dāng)s每次改變時，該BIT信號翻轉(zhuǎn)。s′EVENT：若在當(dāng)前模擬周期內(nèi)，該信號發(fā)生了某個事件(信號值變化)，返回TRUE：否則返回FALSE。事件(EVENT)要求信號值發(fā)生變化。s′ACTIVE：若在當(dāng)前模擬周期內(nèi)該信號發(fā)生事件處理，返回TRUE：否則返回FALSE。信號的活躍(ACTIVE)指信號值的任何變化。s′LAST_EVENT：該信號前一個事件發(fā)生到現(xiàn)在所經(jīng)過的時間。s′LAST_VALUE：該信號在最近一個事件發(fā)生以前的值。s′LAST_ACTIVE；從前一個事件處理到現(xiàn)在所經(jīng)過的時間。例如： 表示一個上升沿時鐘clk：clk′EVENT AND clk=′1′； ——一種方法NOT clk′STABLE AND clk=′1′； ——另—種方法 表示一個下降沿時鐘clk：clk′EVENT AND clk=′0′；. VHDL 運(yùn) 算 符 VHDL 為 構(gòu) 造 計 算 數(shù) 值 的 表 達(dá) 式 提 供 了 許 多 預(yù) 定 義 運(yùn) 算 符。 預(yù) 定 義 運(yùn) 算 符 可 分 四 種 類 型： 算 術(shù) 運(yùn) 算 符、 關(guān) 系 運(yùn) 算 符、 邏 輯 運(yùn) 算 符 與 連 接 運(yùn) 算 符。 分 組 算 符 運(yùn) 算 二 元 運(yùn) 算 符+*/modrem** 加 減 乘 除 求 模 求 余 乘 方 一 元 運(yùn) 算 符+abs 正 號 負(fù) 號 求 絕 對 值 關(guān) 系 運(yùn) 算 符=/=== 相 等 不 等 小 于 大 于 小 于 等 于 * 大 于 等 于 二 元 邏 輯 運(yùn) 算andornandnorxor 邏 輯 與 邏 輯 或 與 非 或 非 異 或 一 元 邏 輯 運(yùn) 算not 求 補(bǔ) 連 接amp。 連 接 **注：（1） 其 中 ‘=’ 操 作 符 也 用 于 表 示 賦 值 操 作；（2） 連接運(yùn)算符amp。用于位的連接。用于一維數(shù)組時，右邊的內(nèi)容接在左邊之后形成一個新的數(shù)組。例如：a 和 b 都是具有兩位長度的位矢量，用連接符號連接后 （y = a amp。 b。），y(3) = a(1)， y(0)= b(0)。 VHDL語句結(jié)構(gòu)分類VHDL的程序結(jié)構(gòu)由三部分構(gòu)成：庫、實體說明和結(jié)構(gòu)定義。. 庫 (LIBRARY)庫 是 專 門 存 放 預(yù) 編 譯 程 序 包 (package) 的 地 方, 這 樣 它 們 就 可 以 在 其 它 設(shè) 計 中 被 調(diào) 用。 最常用的資源庫為IEEE庫，包含有IEEE標(biāo)準(zhǔn)的程序包，其中std_logic_1164是重要的程序包，大部分基于數(shù)字系統(tǒng)的程序包均以此程序包中所設(shè)定的標(biāo)準(zhǔn)為基礎(chǔ)。 一般使用程序包中的數(shù)據(jù)類或子程序時，需要首先聲名程序包所在的庫（使用LIBERARY語句）和程序包的名稱（使用USE語句, USE 語 句 后 跟 保 留 字 ALL, 表 示 使 用 庫/ 程 序 包 中 的 所 有 定 義。）例 庫內(nèi)資源使用舉例 LIBRARY ieee。 IEEE 標(biāo) 準(zhǔn) 庫 的 標(biāo) 志 名 USE 。 程 序 包 名 USE 。 前兩條語句表示打開IEEE標(biāo)準(zhǔn)庫中的std_logic_1164程序包中的所有資源?！啊?庫 允 許 對 “std_logic” 類 型 的 信 號 使 用 某 些 運(yùn) 算 符。 VHDL語言描述的對象稱為實體（ENTITY），實體可以代表如CPU那樣的復(fù)雜電路，也可以代表一塊電路板、一個芯片或一個門電路。一個基本設(shè)計實體（Design Entity）由實體說明(Entity Declaration )和結(jié)構(gòu)體 (Architecture Body)兩部分構(gòu)成。實體說明部分規(guī)定了設(shè)計單元的公共信息（輸入輸出端口信號或引腳），而結(jié)構(gòu)體部分定義了設(shè)計單元具體的內(nèi)部特性。 實體說 明(entity) 實體是設(shè)計中最基本的模塊，用來定義一個IC引腳規(guī)格及基本參數(shù)。其結(jié)構(gòu)如下：ENTITY 實體名 IS[類屬參數(shù)說明]；[端口說明]；END 實體名；實 體的 通 信 點(diǎn) 是 端 口 (PORT) ，端口說明是對基本設(shè)計實體單元與外部接口的描述，一般書寫格式為：PORT ( 端口名，端口名，…：模式 數(shù)據(jù)類型名。 端口名，端口名，…：模式 數(shù)據(jù)類型名。 … 端口名，端口名，…：模式 數(shù)據(jù)類型名。)。每 個 端 口 必 須 定 義 ：216。 信 號 名: 端 口 信 號 名 在 實 體 中 必 須 是 唯 一 的216。 屬 性: 它 包 括178。 模 式 (MODE): 決 定 信 號 的 方 向；178。 類 型 (TYPE): 端 口 所 采 用 的 數(shù) 據(jù) 類 型。178。 端 口 模 式 (MODE) 有 以 下 幾 種 類 型：252。 IN 信 號 進(jìn) 入 實 體 但 并 不 輸 出252。 OUT 信 號 輸 出 到 實 體 外 部，但 不 會 在 內(nèi) 部 反 饋 使 用252。 INOUT 信 號 是 雙 向 的 (既 可 以 進(jìn) 入 實 體，也 可 以 離 開 實 體)252。 BUFFER 信 號 輸 出 到 實 體 外 部, 但 同 時 也 在 實 體 內(nèi) 部 反 饋 VHDL語言有10種數(shù)據(jù)類型，在邏輯電路設(shè)計中可以用std_logic說明的位邏輯數(shù)據(jù)bit，也可以使用 std_logic_vector 說明的位矢量 bit_vector 。在使用時，須在實體說明之前增加兩條語句：LIBRARY IEEE。 IEEE庫USE 。 調(diào)用其中STD_LOGIC_1164程序包中所有的資源 (.ALL)例 實體的表述方法舉例如 下 圖 所 示，D 是 16bit 輸 入 總 線，CLK, Reset, 和 OE 是 輸 入 信 號，Q 是 16bit 三 態(tài) 輸 出 總 線，AD 是 16bit 雙 向 總 線，INT 是 輸 出 信 號, 但 也 在 內(nèi) 部 使 用，AS 是 三 態(tài) 輸 出 信 號 圖1. 實體my_design1的外部端口 實 體 my_design1 的VHDL 表 述 為：ENTITY my_design1 is PORT ( d: IN std_logic_vector (15 downto 0)。 clk,reset,oe: IN std_logic。 q: OUT std_logic_vector (15 downto 0)。 ad: INOUT std_logic_vector (15 downto 0)。 int: BUFFER std_logic。 as: OUT std_logic )。END my_design1。 結(jié) 構(gòu) 體 (Architecture)結(jié)構(gòu)體描述了實體中具體的邏輯功能，格式如下：ARCHITECTURE 結(jié)構(gòu)體名 of 實體名 is[定義語句] 內(nèi)部信號，常數(shù)，數(shù)據(jù)類型等的定義；BEGIN[并發(fā)處理語句]；END 結(jié)構(gòu)體名。注：結(jié)構(gòu)體包含的并發(fā)描述語句，語句執(zhí)行的順序與其出現(xiàn)的次序無關(guān)。例 結(jié)構(gòu)體描述方法舉例 ENTITY logic IS PORT ( a,b : IN std_logic。 w, x, y: OUT std_logic。 z: OUT std_logic_vector (3 downto 0))。END logic。ARCHITECTURE behavior of logic isBEGIN y = (a AND b)。 w = (a OR b)。 x = ‘1’。 z = “0101”。END behavior。 順序語句 ( Sequential 語 句 )順序描述語句按出現(xiàn)的次序順序執(zhí)行，出現(xiàn)在進(jìn)程（Process）或子程序中。VHDL中的順序語句有： 信號賦值語句格式為： 信號名 = 信號變量表達(dá)式賦值符號兩邊信號量的類型和長度應(yīng)該一致。 變量賦值語句格式為：變量名：= 表達(dá)式；變量賦值僅用在進(jìn)程、函數(shù)和過程中。賦值符號也可為任何對象賦初值。Process，F(xiàn)unction，Procedure中的語句都是順序執(zhí)行的， IFTHENELSE 該語句根據(jù)一個或一組條件的布爾運(yùn)算而選擇某一特定的執(zhí)行通道，其格式如下： IF 條件 THEN順序處理語句；ELSIF 條件 THEN順序處理語句；ELSE順序處理語句；END IF；例 IFTHENELSE 語句舉例 PROCESS (sel, a, b, c, d)BEGINif (sel = “00”) then step = a。elsif (sel = “01”) then step = b。elsif (sel = “10”) then step = c。else step = d。end if。END PROCESS。 ELSIF 允許在一個語句中出現(xiàn)多重條件。每一個“IF”語句都必須有一個對應(yīng)的“END IF” 語句。 CASEWHEN 語 句 該語句只能在進(jìn)程中使用，格式如下：CASE 表達(dá)式 IS WHEN 條件表達(dá)式 = 順序處理語句。END CASE。CASE 和 IS 間的表達(dá)式取值滿足條件表達(dá)式的值時，程序執(zhí)行由符號=指定的順序處理語句。例 CASE語句舉例 library ieee。 use 。 entity mux is port (a,b,c : in std_logic。 output: out std_logic )。 end mux。ARCHITECTURE archdesign OF mux IS SIGNAL option: std_logic_vector(0 TO 1)。 BEGIN decode: PROCESS (a, b, c, option) BEGIN CASE option IS WHEN 00 = output = a。 WHEN 01 = output = b。 WHEN 10 = output = c。 WHEN OTHERS = output = 39。039。 END CASE。 END PROCESS decode。 END archdesign。 WAIT 語句 進(jìn)程（PROCESS）的執(zhí)行過程可以由WAIT等待語句控制，WAIT語句有以下4種格式： WAIT : 無限等待； WAIT ON （信號名表）：當(dāng)其中任何一個信號發(fā)生變化，激活該進(jìn)程； WAIT UNTIL （條件表達(dá)式）：