【正文】 qb_s： STD_LOGIC； BEGIN PROCESS( set，clr，clk，j，k) BEGIN IF ( set =′0′) THEN q_s = ′l′； qb_s =′0′； 置位； ELSIF ( clr =′0′) THEN q_s = ′0′； qb_s = ′1′； 復(fù)位； ELSIF (clk．′ EVENT AND clk=′1′) THENIF (j =′0′) AND ( k =′1′) THEN q_s = ′0′； qb_s =′1′；ELSIF (j =′1′) AND ( k =′0′) THEN q_s = ′1′； qb_s =′0′；ELSIF (j=′1′) AND ( k=′1′) THEN q_s = NOT q_s； qb_s = NOT qb_s；END IF； END IF；q = q_s；qb = qb_s；END PROCESS； END rtl；4. 計(jì)數(shù)器用VHDL描述一個(gè)具有清零和計(jì)數(shù)允許功能的十進(jìn)制計(jì)數(shù)器，輸入信號(hào)為clk，清零控制信號(hào)為clr(低電平有效)，計(jì)數(shù)允許控制信號(hào)為en(高電平有效)。 END IF。 step2 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，選 擇 Source=New 菜 單。entity demo isport(clk,clr,en: in std_logic。 E=count(4)。139。選 ，、綜合。 Verify)選項(xiàng)；6． 按Ctrl+R組合鍵執(zhí)行下載操作，下載結(jié)束后，實(shí)驗(yàn)板上的5個(gè)發(fā)光二極管將開始計(jì)數(shù)顯示。use 。signal count2:std_logic_vector(3 downto 0)。 elsif((en=39。139。039。 m1=39。 m2=39。139。) then count3=0000。 end process P4。139。 A0=count0(0)。 A2=count2(0)。end example。附 錄 一：VHDL 保留字: (用保留字作信號(hào)、變量等的名字時(shí)會(huì)產(chǎn)生錯(cuò)誤)SYN 源 文 件 設(shè) 計(jì) 項(xiàng) 目 管 理 文 件ABL源 文 件 ABEL 硬 件 描 述 語 言 源 文 件ABV源 文 件 測(cè) 試 向 量 描 述 文 件SCH源 文 件 電 路 原 理 圖 文 件VHD源 文 件VHDL 硬 件 描 述 語 言 源 文 件V源 文 件Verilog 硬 件 描 述 語 言 源 文 件PRN 源 文 件 引 腳 鎖 定 描 述 文 件 ( 用 電 路 圖 鎖 定 引 腳 時(shí) 為 中 間 文 件)PAR 源 文 件 適 配 器 控 制 參 數(shù) 文 件SYM 中 間 文 件 電 路 符 合 文 件EQ0 中 間 文 件 邏 輯 描 述 文 件 ( 由 ABL 編 譯 所 得)EQ1 中 間 文 件 簡 化 邏 輯 文 件 ( 由 EQ0 化 簡 所 得)EQ2中 間 文 件 帶 層 次 連 接 關(guān) 系 的 邏 輯 描 述 文 件EQ3中 間 文 件 經(jīng) 優(yōu) 化 的 邏 輯 描 述 文 件EQ4中 間 文 件 經(jīng) 反 復(fù) 優(yōu) 化 的 邏 輯 描 述 文 件TMV中 間 文 件 經(jīng) 編 譯 的 測(cè) 試 向 量 文 件TT2中 間 文 件 邏 輯 網(wǎng) 表 輸 出 文 件， 適 配 器 輸 入 文 件FXP中 間 文 件 邏 輯 布 局 結(jié) 果 文 件LST中 間 文 件 ABEL 源 文 件 的 列 表 文 件LOG中 間 文 件 運(yùn) 行 流 程 記 錄 文 件SIM中 間 文 件 仿 真 用 網(wǎng) 表 文 件JHD中 間 文 件 層 次 化 關(guān) 系 連 接 表 文 件JED 結(jié) 果 文 件 熔 絲 圖 文 件 ( JEDEC 文 件)REP結(jié) 果 文 件 GAL 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件RPT結(jié) 果 文 件 IspLSI 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件XRF結(jié) 果 文 件 信 號(hào) 和 節(jié) 點(diǎn) 簡 縮 名 稱 文 件ERR結(jié) 果 文 件 錯(cuò) 誤 報(bào) 告 文 件MFR結(jié) 果 文 件 頻 率 分 析 報(bào) 告 文 件TSU結(jié) 果 文 件 寄 存 器 建 立 和 保 持 時(shí) 間 報(bào) 告 文 件TPD結(jié) 果 文 件 TPD 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件TCO結(jié) 果 文 件 TCO 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件附錄二 ispDesignEXPERT System 文 件 后 綴 及 其 含 義34。C3=count3(2)。C1=count1(2)。 end if。039。 end if。 P4:process(en,clr,m2) begin if(clr=39。039。039。 else count1=count1 + 39。) then count1=0000。139。 m0=39。signal count0:std_logic_vector(3 downto 0)。use 。II. 下載熔絲圖文件為了下載熔絲圖文件到實(shí)驗(yàn)板的ispLSI101680PLCC44芯片中，執(zhí)行如下操作：1． 檢查實(shí)驗(yàn)板的編程接口電纜是否已連接到計(jì)算機(jī)的并行接口處，如未連好，文件存盤后關(guān)閉計(jì)算機(jī)，將接口電纜連接好后開機(jī)；2． 在ispDesignEXPERT System Project Navigator 左側(cè)的Source in Project窗口中，選中系統(tǒng)可編程邏輯器件ispLSI101680LJ44；3． 在右側(cè)的窗口中，雙擊系統(tǒng)可編程邏輯器件的ISP Daisy Chain Download(蓮花鏈?zhǔn)较螺d)命令，進(jìn)入程序下載操作；4． 雙擊LSC ISP Daisy Chain Download 系統(tǒng)中的SCAN按鈕開始掃描操作，查找用戶實(shí)驗(yàn)板上的ispLSI器件，如果計(jì)算機(jī)的并行接口和編程接口電纜連接以及編程接口電纜和用戶電路板的連接無誤，則程序?qū)@示用戶電路板的ispLSI集成電路的型號(hào)，然后提示Scan Board: successful。 圖5 VHDL 描述的二十進(jìn)制計(jì)數(shù)器step4 選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側(cè)選擇Compile Design命令，（*.jed）。) then if(count=10011) then 計(jì)數(shù)到十進(jìn)制的19時(shí)，再來 count=00000。 C=count(2)。use 。第三章 ispDesignEXPERT中VHDL語言的設(shè)計(jì)方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語言是現(xiàn)在系統(tǒng)可編程邏輯器件的應(yīng)用設(shè)計(jì)的功能。 END PROCESS。 程序如下： library ieee； use ieee．std_logic_1164．a(chǎn)ll； entity dff is port(d，clk，reset，set：in std_logic； q：out std_logic)； end dff； architecture async_set_reset of dff is BEGIN setreset：process(clk，reset，set) beginif reset= ′l′ then q= ′0′；elsif set= ′l′ then q= ′1′；elsif rising_edge(clk) then q= d；end if； end process setreset； end async_set_reset；程序中rising_edge(clk)表示如果輸入信號(hào)clk的上升沿來到時(shí)，將輸入信號(hào)d賦給輸出信號(hào)q。 END CASE。使用程序包時(shí)，用USE語句說明。END [函數(shù)名]。PROCESS (A)BEGINSIMPLE (A(0),A(1),A(2),M(0))。因 此，函 數(shù) 的 參 量 只 能 是 方 式 為 IN 的 信 號(hào) 與 常 量， 而 過 程 的 參 量 可 以 為 IN，OUT，INOUT 方 式。 例 簡單的進(jìn)程實(shí)例: mux: PROCESS (a, b, s) 敏 感 表 BEGIN if ( s = ‘0’ ) then x = a。 q = tmp3。BLOCK語句中描述的各個(gè)語句可并發(fā)執(zhí)行, 舉例如下:例: 采用BLOCK語句描述二選一電路ENTITY mux IS PORT ( d0,d1: IN BIT。 s: in std_logic_vector(1 downto 0)。 architecture archmux of mux4 is signal s : std_logic_vector (1 downto 0)。 并 行 (Concurrent) 語 句 并行語句位于進(jìn)程外部，語句不分先后，同時(shí)執(zhí)行。 WHEN 01 = output = b。CASE 和 IS 間的表達(dá)式取值滿足條件表達(dá)式的值時(shí)，程序執(zhí)行由符號(hào)=指定的順序處理語句。elsif (sel = “10”) then step = c。 z = “0101”。注：結(jié)構(gòu)體包含的并發(fā)描述語句，語句執(zhí)行的順序與其出現(xiàn)的次序無關(guān)。 調(diào)用其中STD_LOGIC_1164程序包中所有的資源 (.ALL)例 實(shí)體的表述方法舉例如 下 圖 所 示，D 是 16bit 輸 入 總 線，CLK, Reset, 和 OE 是 輸 入 信 號(hào)，Q 是 16bit 三 態(tài) 輸 出 總 線，AD 是 16bit 雙 向 總 線，INT 是 輸 出 信 號(hào), 但 也 在 內(nèi) 部 使 用，AS 是 三 態(tài) 輸 出 信 號(hào) 圖1. 實(shí)體my_design1的外部端口 實(shí) 體 my_design1 的VHDL 表 述 為：ENTITY my_design1 is PORT ( d: IN std_logic_vector (15 downto 0)。178。 端口名，端口名，…：模式 數(shù)據(jù)類型名。 程 序 包 名 USE 。 b。s′LAST_ACTIVE；從前一個(gè)事件處理到現(xiàn)在所經(jīng)過的時(shí)間。s′QUIET(t)：如果該信號(hào)在t個(gè)時(shí)間單位內(nèi)沒有發(fā)生變化，返回TRUE：否則返回FALSE。 例如： TYPE number IS INTEGER 0 TO 9；…i ：=number′LEFT； i=0i ：=number′RIGHT； i=9 i ：=number′HIGH； i=9 i ：=number′LOW； i=0 (2)數(shù)組屬性 常用的數(shù)組屬性有： A′LEFT(n)：索引號(hào)n的區(qū)間的左端位置序號(hào)。 T′HIGH：T中的最大值。 (3)信號(hào)、變量和常量。但是將該程序轉(zhuǎn)換為具體的在系統(tǒng)可編程邏輯芯片的熔絲圖文件時(shí)，開發(fā)可編程邏輯器件的系統(tǒng)卻顯示該芯片的資源不夠，即使一個(gè)使用非常少