【正文】 第一章 可編程集成電路基礎 概述 在系統(tǒng)可編程邏輯器件的結(jié)構 ispLSI1016 編程接口和編程 第二章 硬件描述語言VHDL基礎 概述 VHDL語言語法規(guī)則 標識符 （ Identifiers） 數(shù)據(jù)對象 ( Data Objects ) 數(shù)據(jù)類型 ( Data Types ) 運算符 ( Operators) VHDL的語句結(jié)構分類 庫 實體說明 結(jié)構定義 順序語句 信號賦值語句 變量賦值語句 if_then_else語句 case_when語句 并行語句 when_else語句 with_select_when語句 結(jié)構體的子結(jié)構描述 block語句 Proess ( 進程 ) 語句 子程序 程序包 基本邏輯電路設計第三章 ispDesignEXPERT 開發(fā)系統(tǒng)第四章 設計示例第二章 硬件描述語言VHDL基礎 概 述 隨著集成電路的設計規(guī)模的增大和復雜程度日益增高，傳統(tǒng)的數(shù)字電路設計方法不適合設計大規(guī)模的系統(tǒng)。眾多軟件公司開發(fā)研制了具有自己特色的電路硬件描述語言（Hardware Description Language,HDL），存在著很大的差異，因此，需要一種強大的、標準化的硬件描述語言，作為可相互交流的設計環(huán)境。美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計劃，其目的是為大規(guī)模集成電路設計，建立一項新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡稱為VHDL，VHDL語言可描述一個數(shù)字電路的輸入、輸出以 及相互間的行為與功能，它特有的層次性設計語法結(jié)構適合大型設計項目的團隊合作，是目前最通用的硬件描述語言。這種語言有如下的諸多優(yōu)點：1. 可描述復雜的數(shù)字電路系統(tǒng)；2．成為國際的硬件描述語言標準，1987年被采納為IEEE1076標準3．與硬件獨立，一個設計可用于不同的硬件結(jié)構，而且設計時不必了解過多的硬件細節(jié)；4．有豐富的軟件支持VHDL的綜合和仿真，從而能在設計階段就能發(fā)現(xiàn)設計中的Bug，縮短設計時間，降低成本；5．VHDL有良好的可讀性，容易理解。 VHDL語言的語法規(guī)則．VHDL標識符（Identifiers）252。 基本標識符由字母、數(shù)字和下劃線組成；252。 第一個字符必須是字母；252。 最后一個字符不能是下劃線；252。 不允許連續(xù)2個下劃線；252。 保留字(關鍵字)不能用于標識符；252。 大小寫是等效的。 數(shù) 據(jù) 對 象 （ Data Objects ）VHDL中常用的數(shù)據(jù)對象有：常量、信號和變量，常量相當于電路中的恒定電平，信號和變量相當于電路中的連線和連線上的信號值。1 常 量 (Constant) 常量聲明即為一個常量名賦予一個固定值，其一般格式為：CONSTANT 常量名：數(shù)據(jù)類型：=表達式；常量可在Library、Entity、Architecture、Process 中進行定義，其有效范圍也相應限定。例如：CONSTANT w: integer := 8。 “w” 是整數(shù)類型的常數(shù),其值為“8”2 信 號 (Signal) 信號沒有方向性，是一個全局量，用于進程之間的通信，聲明電路內(nèi)部的信號。在Entity中和Architecture中聲明，信號聲明語句格式為：SIGNAL 信號名：數(shù)據(jù)類型 約束條件：=表達式；例如： SIGNAL GROUND: BIT : = ’0’ 。符號“：=”表示直接賦值，用于指定信號的初始值。信號賦值語句的格式為： [ 信號名 ] = [ 表達式 ] [ AFTER [ 時間表達式]]； 其中時間表達式指定延遲時間，如果省略AFTER語句，則延遲時間取默認值。3 變 量 (Variable) 變量屬于臨時數(shù)據(jù)，沒有物理意義，只能在Process和Function中定義，并只在其內(nèi)部有效。其聲明格式為：variable 變量名： 數(shù)據(jù)類型 約束條件：=表達式；例如：variable count: INTEGER RANCE 0 TO 255:=10。 變量count為整數(shù)類型，RANCE 0 TO 255是對類型INTEGER的附加限制，該語句一旦執(zhí)行，立即將初始值10賦予變量。 ．數(shù)據(jù)類型 VHDL的數(shù)據(jù)類型定義非常嚴格，規(guī)定每一個對象都必須有明確的數(shù)據(jù)類型。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號為非法。賦予一個值的對象只有一個類型，且只能具有該類型的值。1. 定義數(shù)據(jù)類型在std庫中有一個標準程序包，其中定義了一些預定義的數(shù)據(jù)類型。用VHDL編寫程序時，該庫自動打開，所以使用這些數(shù)據(jù)類型時，不需要再次打開。常用的預定義的數(shù)據(jù)類型如下：(1)整數(shù)(Integer) VHDL的算術運算符均定義范圍為32位的整數(shù)。描述算術運算時，一般使用整數(shù)類型，但是使用整數(shù)很難表示未知或三態(tài)等邏輯狀態(tài)。 (2)實數(shù)(Real) ~+。由于處理實數(shù)的運算需要大量資源，故一般可編程邏輯器件開發(fā)系統(tǒng)中的VHDL綜合器不支持這種數(shù)據(jù)類型。 (3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強。位只能取值0或1，其值放在單引號中；位矢量為雙引號括的一組位數(shù)據(jù)，一般表示總線的狀態(tài)，如： “001100” X”00cce2000” X表示是十六進制。 (4)布爾(Boolean) 布爾數(shù)據(jù)類型經(jīng)常用于邏輯關系運算中，其取值只有TRUE或FALSE。 (5)字符(CHARACTER) 當對一個變量執(zhí)行字符賦值操作時，應先聲明后賦值。例如將字符A賦給變量C，聲明如下： variable C： character；然后執(zhí)行賦值操作： C：= ′A′； 其中字符A放在單引號中。 (6)時間(Time)時間是一個物理量，其格式如下： TYPE 數(shù)據(jù)類型名 Is 范圍； UNITS 基本單位； 單位； END UNITS； 例如，在STD庫中的STANDARD程序包中，如下定義時間類型： TYPE Time IS 2147483647 TO 2147483647； UNITS fs；ps=1000 fs；us=1000 ps；us=1000 ns；ms=1000 us；sec=1000 ms；min=60 sec；hr=60 min；END UNITS；2. IEEE預定義的標準邏輯數(shù)據(jù)類型VHDL的標準數(shù)據(jù)“BIT”類型是一個不可描述高阻狀態(tài)的邏輯數(shù)據(jù)類型，定義為該類型的數(shù)據(jù)對象的取值是0或1。在IEEE庫中的程序包STD_LOGIC_1164中定義了包含高阻(‘Z’)和不定(‘X’)狀態(tài)的標準邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。使用這類數(shù)據(jù)類型時，必須寫出庫聲明語句和使用程序包集合的聲明語句。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實際的需要定義數(shù)據(jù)類型。用戶定義的數(shù)據(jù)類型格式：TYPE 數(shù)據(jù)類型名 {數(shù)據(jù)類型名} 數(shù)據(jù)類型定義；可以由用戶定義的數(shù)據(jù)類型有：枚舉(Enumerated)類型、整數(shù)(Integer)類型、實數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型及時間(Time)類型(物理類型)，常用類型有：(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型，用符號表示一組實際的二進制數(shù)。這種類型適合表示有限狀態(tài)機的狀態(tài)，有助于改善復雜電路的可讀性。定義格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素，…)；例如：TYPE states IS (stO， stl， st2， st3)；在綜合過程中，通常自動編碼枚舉類型。例如將上述語句中的stO編碼為0，以后的元素依次加1。(2)整數(shù)(Integer)和實數(shù)(Real)類型整數(shù)和實數(shù)類型在標準程序包中已定義。在實際應用中，由于數(shù)據(jù)類型的取值范圍比較小，故應重新定義。特別要注意限定取值范圍，以提高芯片的利用率。例如，有很多開始學習編寫VHDL程序的初學者，往往忘記添加定義整數(shù)類型名的約束范圍，編寫程序后，綜合也可通過。但是將該程序轉(zhuǎn)換為具體的在系統(tǒng)可編程邏輯芯片的熔絲圖文件時，開發(fā)可編程邏輯器件的系統(tǒng)卻顯示該芯片的資源不夠，即使一個使用非常少的邏輯門和寄存器即可完成的簡單程序也不能夠滿足要求。這是因為不加約束范圍時，EDA開發(fā)軟件將該整數(shù)類型名的整數(shù)范圍定義為默認范圍，占用芯片內(nèi)部的資源非常多。定義格式：TYPE 數(shù)據(jù)類型名 Is 數(shù)據(jù)類型定義 約束范圍；例如：TYPE digit IS INTEGER RANGE 0 TO 9；TYPE digit IS REAL RANGE 1．0 TO 1．0；(3)數(shù)組(Array)類型數(shù)組是相同類型數(shù)據(jù)集合形成的一個新的數(shù)據(jù)類型，可以是一維或多維數(shù)組，定義格式為：TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)名例如：TYPE word IS ARRAY (15 DOWNTO 0) OF BIT；其中15指定數(shù)組元素的個數(shù)為16個，DOWNTO指定下標以降序變化。例如：TYPE matrix IS ARRAY (1 TO 8，1 TO 8) OF BIT；TO指定下標以升序變化，按低到高的順序排列8個元素。為了使整個設計保持一致的設計風格，建議采用關鍵字“DOWNTO”說明數(shù)組或向量。向量最高位的下標值最大，并且處于向量的最左邊。(4)記錄(Record)類型記錄將不同類型的數(shù)據(jù)和數(shù)據(jù)名組織在一起形成一個新的數(shù)據(jù)類型，其定義格式為：TYPE 數(shù)據(jù)類型名 IS RECORD元素名：數(shù)據(jù)類型名；元素名：數(shù)據(jù)類型名；END RECORD；例如：TYPE bank IS RECORDaddr0：STD_ LOGIC_VECTOR(7 DOWNTO 0)；r0： INTEGER；END RECORD； 4. 屬性 VHDL中可以具有屬性(attribute)的項(items)如下： (1)類型和子類型。 (2)過程和函數(shù)。 (3)信號、變量和常量。 (4)實體、結(jié)構體、配置和程序包。 (5)元件。(6)語句標號。 屬性是上述項目的特征，通過預定義屬性描述語句可以得到預定義項目的有關值、功能、類型和范圍。預定義的屬性類型有：類型(TYPES)、數(shù)組、信號和字符串。定義屬性的一般格式為:項目名′屬性表示符；(1)類型(TYPES)的屬性常用類型屬性有： T′LEFT：T中最左端的值。 T′RIGHT：T中最右端的值。 T′HIGH：T中的最大值。 T′LOW：T中的最小值。 T′POS(n)：參數(shù)n在T中位置序號。 T′VAL(n)．T中位置為n的值。 T′SUCC(n)：得到的值為T′VAL(T′POS(n)+1)。 T′PRED(n)：得到的值為T′VAL(T′POS(n)1)。 T′LEFTOF(n)：得到靠近輸入n的左邊的值。 T′RIGHTOF(n)：得到靠近輸入n的右邊的值。 例如： TYPE number IS INTEGER 0 TO 9；…i ：=number′LEFT； i=0i ：=number′RIGHT； i=9 i ：=number′HIGH； i=9 i ：=number′LOW； i=0 (2)數(shù)組屬性 常用的數(shù)組屬性有：