【正文】 第一章 可編程集成電路基礎(chǔ) 概述 在系統(tǒng)可編程邏輯器件的結(jié)構(gòu) ispLSI1016 編程接口和編程 第二章 硬件描述語(yǔ)言VHDL基礎(chǔ) 概述 VHDL語(yǔ)言語(yǔ)法規(guī)則 標(biāo)識(shí)符 （ Identifiers） 數(shù)據(jù)對(duì)象 ( Data Objects ) 數(shù)據(jù)類型 ( Data Types ) 運(yùn)算符 ( Operators) VHDL的語(yǔ)句結(jié)構(gòu)分類 庫(kù) 實(shí)體說(shuō)明 結(jié)構(gòu)定義 順序語(yǔ)句 信號(hào)賦值語(yǔ)句 變量賦值語(yǔ)句 if_then_else語(yǔ)句 case_when語(yǔ)句 并行語(yǔ)句 when_else語(yǔ)句 with_select_when語(yǔ)句 結(jié)構(gòu)體的子結(jié)構(gòu)描述 block語(yǔ)句 Proess ( 進(jìn)程 ) 語(yǔ)句 子程序 程序包 基本邏輯電路設(shè)計(jì)第三章 ispDesignEXPERT 開(kāi)發(fā)系統(tǒng)第四章 設(shè)計(jì)示例第二章 硬件描述語(yǔ)言VHDL基礎(chǔ) 概 述 隨著集成電路的設(shè)計(jì)規(guī)模的增大和復(fù)雜程度日益增高，傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法不適合設(shè)計(jì)大規(guī)模的系統(tǒng)。眾多軟件公司開(kāi)發(fā)研制了具有自己特色的電路硬件描述語(yǔ)言（Hardware Description Language,HDL），存在著很大的差異，因此，需要一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，作為可相互交流的設(shè)計(jì)環(huán)境。美國(guó)國(guó)防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，其目的是為大規(guī)模集成電路設(shè)計(jì)，建立一項(xiàng)新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡(jiǎn)稱為VHDL，VHDL語(yǔ)言可描述一個(gè)數(shù)字電路的輸入、輸出以 及相互間的行為與功能，它特有的層次性設(shè)計(jì)語(yǔ)法結(jié)構(gòu)適合大型設(shè)計(jì)項(xiàng)目的團(tuán)隊(duì)合作，是目前最通用的硬件描述語(yǔ)言。這種語(yǔ)言有如下的諸多優(yōu)點(diǎn)：1. 可描述復(fù)雜的數(shù)字電路系統(tǒng)；2．成為國(guó)際的硬件描述語(yǔ)言標(biāo)準(zhǔn)，1987年被采納為IEEE1076標(biāo)準(zhǔn)3．與硬件獨(dú)立，一個(gè)設(shè)計(jì)可用于不同的硬件結(jié)構(gòu)，而且設(shè)計(jì)時(shí)不必了解過(guò)多的硬件細(xì)節(jié)；4．有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計(jì)階段就能發(fā)現(xiàn)設(shè)計(jì)中的Bug，縮短設(shè)計(jì)時(shí)間，降低成本；5．VHDL有良好的可讀性，容易理解。 VHDL語(yǔ)言的語(yǔ)法規(guī)則．VHDL標(biāo)識(shí)符（Identifiers）252。 基本標(biāo)識(shí)符由字母、數(shù)字和下劃線組成；252。 第一個(gè)字符必須是字母；252。 最后一個(gè)字符不能是下劃線；252。 不允許連續(xù)2個(gè)下劃線；252。 保留字(關(guān)鍵字)不能用于標(biāo)識(shí)符；252。 大小寫(xiě)是等效的。 數(shù) 據(jù) 對(duì) 象 （ Data Objects ）VHDL中常用的數(shù)據(jù)對(duì)象有：常量、信號(hào)和變量，常量相當(dāng)于電路中的恒定電平，信號(hào)和變量相當(dāng)于電路中的連線和連線上的信號(hào)值。1 常 量 (Constant) 常量聲明即為一個(gè)常量名賦予一個(gè)固定值，其一般格式為：CONSTANT 常量名：數(shù)據(jù)類型：=表達(dá)式；常量可在Library、Entity、Architecture、Process 中進(jìn)行定義，其有效范圍也相應(yīng)限定。例如：CONSTANT w: integer := 8。 “w” 是整數(shù)類型的常數(shù),其值為“8”2 信 號(hào) (Signal) 信號(hào)沒(méi)有方向性，是一個(gè)全局量，用于進(jìn)程之間的通信，聲明電路內(nèi)部的信號(hào)。在Entity中和Architecture中聲明，信號(hào)聲明語(yǔ)句格式為：SIGNAL 信號(hào)名：數(shù)據(jù)類型 約束條件：=表達(dá)式；例如： SIGNAL GROUND: BIT : = ’0’ 。符號(hào)“：=”表示直接賦值，用于指定信號(hào)的初始值。信號(hào)賦值語(yǔ)句的格式為： [ 信號(hào)名 ] = [ 表達(dá)式 ] [ AFTER [ 時(shí)間表達(dá)式]]； 其中時(shí)間表達(dá)式指定延遲時(shí)間，如果省略AFTER語(yǔ)句，則延遲時(shí)間取默認(rèn)值。3 變 量 (Variable) 變量屬于臨時(shí)數(shù)據(jù)，沒(méi)有物理意義，只能在Process和Function中定義，并只在其內(nèi)部有效。其聲明格式為：variable 變量名： 數(shù)據(jù)類型 約束條件：=表達(dá)式；例如：variable count: INTEGER RANCE 0 TO 255:=10。 變量count為整數(shù)類型，RANCE 0 TO 255是對(duì)類型INTEGER的附加限制，該語(yǔ)句一旦執(zhí)行，立即將初始值10賦予變量。 ．?dāng)?shù)據(jù)類型 VHDL的數(shù)據(jù)類型定義非常嚴(yán)格，規(guī)定每一個(gè)對(duì)象都必須有明確的數(shù)據(jù)類型。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號(hào)為非法。賦予一個(gè)值的對(duì)象只有一個(gè)類型，且只能具有該類型的值。1. 定義數(shù)據(jù)類型在std庫(kù)中有一個(gè)標(biāo)準(zhǔn)程序包，其中定義了一些預(yù)定義的數(shù)據(jù)類型。用VHDL編寫(xiě)程序時(shí)，該庫(kù)自動(dòng)打開(kāi)，所以使用這些數(shù)據(jù)類型時(shí)，不需要再次打開(kāi)。常用的預(yù)定義的數(shù)據(jù)類型如下：(1)整數(shù)(Integer) VHDL的算術(shù)運(yùn)算符均定義范圍為32位的整數(shù)。描述算術(shù)運(yùn)算時(shí)，一般使用整數(shù)類型，但是使用整數(shù)很難表示未知或三態(tài)等邏輯狀態(tài)。 (2)實(shí)數(shù)(Real) ~+。由于處理實(shí)數(shù)的運(yùn)算需要大量資源，故一般可編程邏輯器件開(kāi)發(fā)系統(tǒng)中的VHDL綜合器不支持這種數(shù)據(jù)類型。 (3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強(qiáng)。位只能取值0或1，其值放在單引號(hào)中；位矢量為雙引號(hào)括的一組位數(shù)據(jù)，一般表示總線的狀態(tài)，如： “001100” X”00cce2000” X表示是十六進(jìn)制。 (4)布爾(Boolean) 布爾數(shù)據(jù)類型經(jīng)常用于邏輯關(guān)系運(yùn)算中，其取值只有TRUE或FALSE。 (5)字符(CHARACTER) 當(dāng)對(duì)一個(gè)變量執(zhí)行字符賦值操作時(shí)，應(yīng)先聲明后賦值。例如將字符A賦給變量C，聲明如下： variable C： character；然后執(zhí)行賦值操作： C：= ′A′； 其中字符A放在單引號(hào)中。 (6)時(shí)間(Time)時(shí)間是一個(gè)物理量，其格式如下： TYPE 數(shù)據(jù)類型名 Is 范圍； UNITS 基本單位； 單位； END UNITS； 例如，在STD庫(kù)中的STANDARD程序包中，如下定義時(shí)間類型： TYPE Time IS 2147483647 TO 2147483647； UNITS fs；ps=1000 fs；us=1000 ps；us=1000 ns；ms=1000 us；sec=1000 ms；min=60 sec；hr=60 min；END UNITS；2. IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型VHDL的標(biāo)準(zhǔn)數(shù)據(jù)“BIT”類型是一個(gè)不可描述高阻狀態(tài)的邏輯數(shù)據(jù)類型，定義為該類型的數(shù)據(jù)對(duì)象的取值是0或1。在IEEE庫(kù)中的程序包STD_LOGIC_1164中定義了包含高阻(‘Z’)和不定(‘X’)狀態(tài)的標(biāo)準(zhǔn)邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。使用這類數(shù)據(jù)類型時(shí)，必須寫(xiě)出庫(kù)聲明語(yǔ)句和使用程序包集合的聲明語(yǔ)句。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實(shí)際的需要定義數(shù)據(jù)類型。用戶定義的數(shù)據(jù)類型格式：TYPE 數(shù)據(jù)類型名 {數(shù)據(jù)類型名} 數(shù)據(jù)類型定義；可以由用戶定義的數(shù)據(jù)類型有：枚舉(Enumerated)類型、整數(shù)(Integer)類型、實(shí)數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型及時(shí)間(Time)類型(物理類型)，常用類型有：(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型，用符號(hào)表示一組實(shí)際的二進(jìn)制數(shù)。這種類型適合表示有限狀態(tài)機(jī)的狀態(tài)，有助于改善復(fù)雜電路的可讀性。定義格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素，…)；例如：TYPE states IS (stO， stl， st2， st3)；在綜合過(guò)程中，通常自動(dòng)編碼枚舉類型。例如將上述語(yǔ)句中的stO編碼為0，以后的元素依次加1。(2)整數(shù)(Integer)和實(shí)數(shù)(Real)類型整數(shù)和實(shí)數(shù)類型在標(biāo)準(zhǔn)程序包中已定義。在實(shí)際應(yīng)用中，由于數(shù)據(jù)類型的取值范圍比較小，故應(yīng)重新定義。特別要注意限定取值范圍，以提高芯片的利用率。例如，有很多開(kāi)始學(xué)習(xí)編寫(xiě)VHDL程序的初學(xué)者，往往忘記添加定義整數(shù)類型名的約束范圍，編寫(xiě)程序后，綜合也可通過(guò)。但是將該程序轉(zhuǎn)換為具體的在系統(tǒng)可編程邏輯芯片的熔絲圖文件時(shí)，開(kāi)發(fā)可編程邏輯器件的系統(tǒng)卻顯示該芯片的資源不夠，即使一個(gè)使用非常少的邏輯門(mén)和寄存器即可完成的簡(jiǎn)單程序也不能夠滿足要求。這是因?yàn)椴患蛹s束范圍時(shí)，EDA開(kāi)發(fā)軟件將該整數(shù)類型名的整數(shù)范圍定義為默認(rèn)范圍，占用芯片內(nèi)部的資源非常多。定義格式：TYPE 數(shù)據(jù)類型名 Is 數(shù)據(jù)類型定義 約束范圍；例如：TYPE digit IS INTEGER RANGE 0 TO 9；TYPE digit IS REAL RANGE 1．0 TO 1．0；(3)數(shù)組(Array)類型數(shù)組是相同類型數(shù)據(jù)集合形成的一個(gè)新的數(shù)據(jù)類型，可以是一維或多維數(shù)組，定義格式為：TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)名例如：TYPE word IS ARRAY (15 DOWNTO 0) OF BIT；其中15指定數(shù)組元素的個(gè)數(shù)為16個(gè)，DOWNTO指定下標(biāo)以降序變化。例如：TYPE matrix IS ARRAY (1 TO 8，1 TO 8) OF BIT；TO指定下標(biāo)以升序變化，按低到高的順序排列8個(gè)元素。為了使整個(gè)設(shè)計(jì)保持一致的設(shè)計(jì)風(fēng)格，建議采用關(guān)鍵字“DOWNTO”說(shuō)明數(shù)組或向量。向量最高位的下標(biāo)值最大，并且處于向量的最左邊。(4)記錄(Record)類型記錄將不同類型的數(shù)據(jù)和數(shù)據(jù)名組織在一起形成一個(gè)新的數(shù)據(jù)類型，其定義格式為：TYPE 數(shù)據(jù)類型名 IS RECORD元素名：數(shù)據(jù)類型名；元素名：數(shù)據(jù)類型名；END RECORD；例如：TYPE bank IS RECORDaddr0：STD_ LOGIC_VECTOR(7 DOWNTO 0)；r0： INTEGER；END RECORD； 4. 屬性 VHDL中可以具有屬性(attribute)的項(xiàng)(items)如下： (1)類型和子類型。 (2)過(guò)程和函數(shù)。 (3)信號(hào)、變量和常量。 (4)實(shí)體、結(jié)構(gòu)體、配置和程序包。 (5)元件。(6)語(yǔ)句標(biāo)號(hào)。 屬性是上述項(xiàng)目的特征，通過(guò)預(yù)定義屬性描述語(yǔ)句可以得到預(yù)定義項(xiàng)目的有關(guān)值、功能、類型和范圍。預(yù)定義的屬性類型有：類型(TYPES)、數(shù)組、信號(hào)和字符串。定義屬性的一般格式為:項(xiàng)目名′屬性表示符；(1)類型(TYPES)的屬性常用類型屬性有： T′LEFT：T中最左端的值。 T′RIGHT：T中最右端的值。 T′HIGH：T中的最大值。 T′LOW：T中的最小值。 T′POS(n)：參數(shù)n在T中位置序號(hào)。 T′VAL(n)．T中位置為n的值。 T′SUCC(n)：得到的值為T(mén)′VAL(T′POS(n)+1)。 T′PRED(n)：得到的值為T(mén)′VAL(T′POS(n)1)。 T′LEFTOF(n)：得到靠近輸入n的左邊的值。 T′RIGHTOF(n)：得到靠近輸入n的右邊的值。 例如： TYPE number IS INTEGER 0 TO 9；…i ：=number′LEFT； i=0i ：=number′RIGHT； i=9 i ：=number′HIGH； i=9 i ：=number′LOW； i=0 (2)數(shù)組屬性 常用的數(shù)組屬性有：