【正文】 的邏輯門和寄存器即可完成的簡單程序也不能夠滿足要求。用戶定義的數(shù)據(jù)類型格式：TYPE 數(shù)據(jù)類型名 {數(shù)據(jù)類型名} 數(shù)據(jù)類型定義；可以由用戶定義的數(shù)據(jù)類型有：枚舉(Enumerated)類型、整數(shù)(Integer)類型、實數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型及時間(Time)類型(物理類型)，常用類型有：(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型，用符號表示一組實際的二進制數(shù)。位只能取值0或1，其值放在單引號中；位矢量為雙引號括的一組位數(shù)據(jù)，一般表示總線的狀態(tài)，如： “001100” X”00cce2000” X表示是十六進制。賦予一個值的對象只有一個類型，且只能具有該類型的值。在Entity中和Architecture中聲明，信號聲明語句格式為：SIGNAL 信號名：數(shù)據(jù)類型 約束條件：=表達式；例如： SIGNAL GROUND: BIT : = ’0’ 。 最后一個字符不能是下劃線；252。第一章 可編程集成電路基礎(chǔ) 概述 在系統(tǒng)可編程邏輯器件的結(jié)構(gòu) ispLSI1016 編程接口和編程 第二章 硬件描述語言VHDL基礎(chǔ) 概述 VHDL語言語法規(guī)則 標(biāo)識符 （ Identifiers） 數(shù)據(jù)對象 ( Data Objects ) 數(shù)據(jù)類型 ( Data Types ) 運算符 ( Operators) VHDL的語句結(jié)構(gòu)分類 庫 實體說明 結(jié)構(gòu)定義 順序語句 信號賦值語句 變量賦值語句 if_then_else語句 case_when語句 并行語句 when_else語句 with_select_when語句 結(jié)構(gòu)體的子結(jié)構(gòu)描述 block語句 Proess ( 進程 ) 語句 子程序 程序包 基本邏輯電路設(shè)計第三章 ispDesignEXPERT 開發(fā)系統(tǒng)第四章 設(shè)計示例第二章 硬件描述語言VHDL基礎(chǔ) 概 述 隨著集成電路的設(shè)計規(guī)模的增大和復(fù)雜程度日益增高，傳統(tǒng)的數(shù)字電路設(shè)計方法不適合設(shè)計大規(guī)模的系統(tǒng)。 第一個字符必須是字母；252。 “w” 是整數(shù)類型的常數(shù),其值為“8”2 信 號 (Signal) 信號沒有方向性，是一個全局量，用于進程之間的通信，聲明電路內(nèi)部的信號。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號為非法。 (3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實際的需要定義數(shù)據(jù)類型。例如，有很多開始學(xué)習(xí)編寫VHDL程序的初學(xué)者，往往忘記添加定義整數(shù)類型名的約束范圍，編寫程序后，綜合也可通過。 (2)過程和函數(shù)。 T′RIGHT：T中最右端的值。 T′RIGHTOF(n)：得到靠近輸入n的右邊的值。s′STABLE(t)：在t個時間單位內(nèi)，如果沒有時間發(fā)生，返回TRUE：否則返回FALSE。s′LAST_VALUE：該信號在最近一個事件發(fā)生以前的值。例如：a 和 b 都是具有兩位長度的位矢量，用連接符號連接后 （y = a amp。 IEEE 標(biāo) 準 庫 的 標(biāo) 志 名 USE 。其結(jié)構(gòu)如下：ENTITY 實體名 IS[類屬參數(shù)說明]；[端口說明]；END 實體名；實 體的 通 信 點 是 端 口 (PORT) ，端口說明是對基本設(shè)計實體單元與外部接口的描述，一般書寫格式為：PORT ( 端口名，端口名，…：模式 數(shù)據(jù)類型名。 類 型 (TYPE): 端 口 所 采 用 的 數(shù) 據(jù) 類 型。 IEEE庫USE 。 結(jié) 構(gòu) 體 (Architecture)結(jié)構(gòu)體描述了實體中具體的邏輯功能，格式如下：ARCHITECTURE 結(jié)構(gòu)體名 of 實體名 is[定義語句] 內(nèi)部信號，常數(shù)，數(shù)據(jù)類型等的定義；BEGIN[并發(fā)處理語句]；END 結(jié)構(gòu)體名。 x = ‘1’。elsif (sel = “01”) then step = b。END CASE。 BEGIN decode: PROCESS (a, b, c, option) BEGIN CASE option IS WHEN 00 = output = a。 WAIT 語句 進程（PROCESS）的執(zhí)行過程可以由WAIT等待語句控制，WAIT語句有以下4種格式： WAIT : 無限等待； WAIT ON （信號名表）：當(dāng)其中任何一個信號發(fā)生變化，激活該進程； WAIT UNTIL （條件表達式）：當(dāng)條件表達式的取值為真時，激活該進程； WAIT FOR （時間表達式）： 給出了進程被掛起的最長時間，一旦超過該值，則激活進程。 end mux4。 entity mux is port (a, b, c, d: in std_logic。 BLOCK語句 該語句組合結(jié)構(gòu)體中的并行描述語句,可增加并行描述語句及其結(jié)構(gòu)的可讀性,使結(jié)構(gòu)體層次清晰, 對程序的修改和移植非常有用. 該語句的結(jié)構(gòu)為：塊結(jié)構(gòu)名：BLOCKBEGIN并行語句集…END BLOCK塊結(jié)構(gòu)名。 tmp3 = tmp1 OR tmp2。注：一個結(jié)構(gòu)體可以包含多個進程語句；當(dāng)進程中使用了WAIT語句時，進程不允許帶有敏感信號。 函 數(shù) 只 能 用 以 計 算 數(shù) 值, 而 不 能 用 以 改 變 與 函 數(shù) 形 參 相 關(guān) 的 對 象 的 值。END SIMPLE。RETURN [返回變量名]。 包 頭 以 保 留 字 PACKAGE 開 頭， 包 體 則 以 PACKAGE BODY 識 別。 WHEN ‘z’ = RETURN ‘z’。程序如下：entity latch isport(data，clk：in bit；q：out bit)；end latch；architecture behave Of latch iSbeginprocess(clk，data)beginif（clk= ′1′）thenq=data；end if；end process；end behave；2. 上升沿觸發(fā)的D型觸發(fā)器帶有異步復(fù)位(reset，高電平有效)、異步置位(set，高電平有效)功能和上升沿觸發(fā)的D型觸發(fā)器。 END IF。 語句 END PROCESS。二十進制計數(shù)器程序及說明如下：library ieee。 B=count(1)。139。end demo_arch。step6 返回到ispDesignEXPERT System Project Navigator 項目引導(dǎo)器窗口，選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側(cè)選擇Compile Design命令。D0A0D1A1D2A2D3A3Xclkclk 圖7 4位數(shù)字頻率計該程序由5個進程組成，其中進程P1P4分別描述4個十進制計數(shù)器，進程P5產(chǎn)生計數(shù)器的清零信號clr和計數(shù)允許信號 en，源程序如下：library ieee。architecture example of freq issignal countb:std_logic_vector(3 downto 0)。) then count0=0000。 else count0=count0 + 39。039。039。 P3:process(en,clr,m1) begin if(clr=39。 m2=39。 end process P3。139。 if (countb=0111) then clr = 39。039。B1=count1(1)。B3=count3(1)。 最后，將生成的熔絲圖文件下載到實驗板的isp LSI101680PLCC40芯片上，下載操作結(jié)束后，實驗板上的4個LED數(shù)碼管（LED4LED1）應(yīng)顯示輸入信號的數(shù)字頻率。完成上述程序的輸入設(shè)計文件并且編譯通過后，在ispDesignEXPERT Project Navigator 中選擇在系統(tǒng)可編程邏輯器件ispLSI101680PLCC44，編譯設(shè)計文件（Compile Design），如果要形成可以將程序下載到實驗板的熔絲圖文件（.jed），還要在文本編輯軟件中按照程序編寫一個引腳鎖定文件（*.prn），將程序中的輸入/輸出信號與實驗板上的ispLSI1016芯片的具體管腳一一對應(yīng)。B2=count2(1)。B0=count0(1)。 end if。 P5:process(clk) begin if(rising_edge (clk) )then countb=countb+39。 elsif((en=39。 m2=39。039。139。 elsif((en=39。 end if。139。signal count3:std_logic_vector(3 downto 0)。entity freq is port (xclk,clk: in std_logic。第四章 設(shè)計示例本章通過一個具有一定應(yīng)用價值的實例，詳細介紹了用VHDL語言從輸入設(shè)計到編程可編程芯片的各個步驟，該實例設(shè)計已在ispDesignEXPERT開發(fā)系統(tǒng)中完成，并在TDS1型在系統(tǒng)可編程邏輯集成電路實驗板上得到了驗證，關(guān)于TDS1型在系統(tǒng)可編程邏輯集成電路實驗板的電路原理可參見該系統(tǒng)的使用說明書。 若 整 個 編 譯、 綜 合 過 程 無 錯 誤， 該 窗 口 在 綜 合 過 程 結(jié) 束 時 會 自 動 關(guān) 閉。 計數(shù)值加1 end if。 process(clk,clr) Begin if(clr=39。 A,B,C,D,E: out std_logic)。 在 彈 出 的 New Source 對 話 框 中， 選 擇 VHDL Module 類 型。 END PROCESS。程序如下： library ieee； use ieee．std _logic_1164．a(chǎn)ll； entity counter0 is port( clk，clr，en：in std_logic； count：out integer range 0 to 15)； end； architecture counter0_arch of counter0 is begin process(clk，clr) variable countl。 用VHDL描述基本邏輯電路 描述組合電路1. 用VHDL語言描述一個如圖所示的三態(tài)門。 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic。 ELSE RETURN y。END PROCESS。M: OUT BIT_VECTOR (0 TO 2))。 END PROCESS mux。其中, cale:為塊結(jié)構(gòu)名, SIGNAL 為信號說明語句的關(guān)鍵字. 進 程 (PROCESS)語句進程 (PROCESS)用于描述順序(sequential)事件并且包含在結(jié)構(gòu)體中。END mux。 architecture archmux of mux is begin with s select x = a when “00”, x 根 據(jù) s 的 不 同 而 賦 值 b when “01”, c when “10”,