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計(jì)算機(jī)硬件課程設(shè)計(jì)指導(dǎo)書-wenkub

2023-06-07 18:19:06 本頁面
 

【正文】 行賦值操作: C:= ′A′; 其中字符A放在單引號(hào)中。 (3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強(qiáng)。常用的預(yù)定義的數(shù)據(jù)類型如下:(1)整數(shù)(Integer) VHDL的算術(shù)運(yùn)算符均定義范圍為32位的整數(shù)。不同類型之間的數(shù)據(jù)不可直接代入,連接不同數(shù)據(jù)類型的信號(hào)為非法。3 變 量 (Variable) 變量屬于臨時(shí)數(shù)據(jù),沒有物理意義,只能在Process和Function中定義,并只在其內(nèi)部有效。 “w” 是整數(shù)類型的常數(shù),其值為“8”2 信 號(hào) (Signal) 信號(hào)沒有方向性,是一個(gè)全局量,用于進(jìn)程之間的通信,聲明電路內(nèi)部的信號(hào)。 大小寫是等效的。 第一個(gè)字符必須是字母;252。1981年提出了一種新的HDL,稱之為VHSIC Hardware Description Language,簡(jiǎn)稱為VHDL,VHDL語言可描述一個(gè)數(shù)字電路的輸入、輸出以 及相互間的行為與功能,它特有的層次性設(shè)計(jì)語法結(jié)構(gòu)適合大型設(shè)計(jì)項(xiàng)目的團(tuán)隊(duì)合作,是目前最通用的硬件描述語言。第一章 可編程集成電路基礎(chǔ) 概述 在系統(tǒng)可編程邏輯器件的結(jié)構(gòu) ispLSI1016 編程接口和編程 第二章 硬件描述語言VHDL基礎(chǔ) 概述 VHDL語言語法規(guī)則 標(biāo)識(shí)符 ( Identifiers) 數(shù)據(jù)對(duì)象 ( Data Objects ) 數(shù)據(jù)類型 ( Data Types ) 運(yùn)算符 ( Operators) VHDL的語句結(jié)構(gòu)分類 庫 實(shí)體說明 結(jié)構(gòu)定義 順序語句 信號(hào)賦值語句 變量賦值語句 if_then_else語句 case_when語句 并行語句 when_else語句 with_select_when語句 結(jié)構(gòu)體的子結(jié)構(gòu)描述 block語句 Proess ( 進(jìn)程 ) 語句 子程序 程序包 基本邏輯電路設(shè)計(jì)第三章 ispDesignEXPERT 開發(fā)系統(tǒng)第四章 設(shè)計(jì)示例第二章 硬件描述語言VHDL基礎(chǔ) 概 述 隨著集成電路的設(shè)計(jì)規(guī)模的增大和復(fù)雜程度日益增高,傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法不適合設(shè)計(jì)大規(guī)模的系統(tǒng)。這種語言有如下的諸多優(yōu)點(diǎn):1. 可描述復(fù)雜的數(shù)字電路系統(tǒng);2.成為國(guó)際的硬件描述語言標(biāo)準(zhǔn),1987年被采納為IEEE1076標(biāo)準(zhǔn)3.與硬件獨(dú)立,一個(gè)設(shè)計(jì)可用于不同的硬件結(jié)構(gòu),而且設(shè)計(jì)時(shí)不必了解過多的硬件細(xì)節(jié);4.有豐富的軟件支持VHDL的綜合和仿真,從而能在設(shè)計(jì)階段就能發(fā)現(xiàn)設(shè)計(jì)中的Bug,縮短設(shè)計(jì)時(shí)間,降低成本;5.VHDL有良好的可讀性,容易理解。 最后一個(gè)字符不能是下劃線;252。 數(shù) 據(jù) 對(duì) 象 ( Data Objects )VHDL中常用的數(shù)據(jù)對(duì)象有:常量、信號(hào)和變量,常量相當(dāng)于電路中的恒定電平,信號(hào)和變量相當(dāng)于電路中的連線和連線上的信號(hào)值。在Entity中和Architecture中聲明,信號(hào)聲明語句格式為:SIGNAL 信號(hào)名:數(shù)據(jù)類型 約束條件:=表達(dá)式;例如: SIGNAL GROUND: BIT : = ’0’ 。其聲明格式為:variable 變量名: 數(shù)據(jù)類型 約束條件:=表達(dá)式;例如:variable count: INTEGER RANCE 0 TO 255:=10。賦予一個(gè)值的對(duì)象只有一個(gè)類型,且只能具有該類型的值。描述算術(shù)運(yùn)算時(shí),一般使用整數(shù)類型,但是使用整數(shù)很難表示未知或三態(tài)等邏輯狀態(tài)。位只能取值0或1,其值放在單引號(hào)中;位矢量為雙引號(hào)括的一組位數(shù)據(jù),一般表示總線的狀態(tài),如: “001100” X”00cce2000” X表示是十六進(jìn)制。 (6)時(shí)間(Time)時(shí)間是一個(gè)物理量,其格式如下: TYPE 數(shù)據(jù)類型名 Is 范圍; UNITS 基本單位; 單位; END UNITS; 例如,在STD庫中的STANDARD程序包中,如下定義時(shí)間類型: TYPE Time IS 2147483647 TO 2147483647; UNITS fs;ps=1000 fs;us=1000 ps;us=1000 ns;ms=1000 us;sec=1000 ms;min=60 sec;hr=60 min;END UNITS;2. IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型VHDL的標(biāo)準(zhǔn)數(shù)據(jù)“BIT”類型是一個(gè)不可描述高阻狀態(tài)的邏輯數(shù)據(jù)類型,定義為該類型的數(shù)據(jù)對(duì)象的取值是0或1。用戶定義的數(shù)據(jù)類型格式:TYPE 數(shù)據(jù)類型名 {數(shù)據(jù)類型名} 數(shù)據(jù)類型定義;可以由用戶定義的數(shù)據(jù)類型有:枚舉(Enumerated)類型、整數(shù)(Integer)類型、實(shí)數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型及時(shí)間(Time)類型(物理類型),常用類型有:(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型,用符號(hào)表示一組實(shí)際的二進(jìn)制數(shù)。(2)整數(shù)(Integer)和實(shí)數(shù)(Real)類型整數(shù)和實(shí)數(shù)類型在標(biāo)準(zhǔn)程序包中已定義。但是將該程序轉(zhuǎn)換為具體的在系統(tǒng)可編程邏輯芯片的熔絲圖文件時(shí),開發(fā)可編程邏輯器件的系統(tǒng)卻顯示該芯片的資源不夠,即使一個(gè)使用非常少的邏輯門和寄存器即可完成的簡(jiǎn)單程序也不能夠滿足要求。為了使整個(gè)設(shè)計(jì)保持一致的設(shè)計(jì)風(fēng)格,建議采用關(guān)鍵字“DOWNTO”說明數(shù)組或向量。 (3)信號(hào)、變量和常量。 屬性是上述項(xiàng)目的特征,通過預(yù)定義屬性描述語句可以得到預(yù)定義項(xiàng)目的有關(guān)值、功能、類型和范圍。 T′HIGH:T中的最大值。 T′SUCC(n):得到的值為T′VAL(T′POS(n)+1)。 例如: TYPE number IS INTEGER 0 TO 9;…i :=number′LEFT; i=0i :=number′RIGHT; i=9 i :=number′HIGH; i=9 i :=number′LOW; i=0 (2)數(shù)組屬性 常用的數(shù)組屬性有: A′LEFT(n):索引號(hào)n的區(qū)間的左端位置序號(hào)。 A′LENGTH(n):索引號(hào)n的區(qū)間的長(zhǎng)度值。s′QUIET(t):如果該信號(hào)在t個(gè)時(shí)間單位內(nèi)沒有發(fā)生變化,返回TRUE:否則返回FALSE。s′ACTIVE:若在當(dāng)前模擬周期內(nèi)該信號(hào)發(fā)生事件處理,返回TRUE:否則返回FALSE。s′LAST_ACTIVE;從前一個(gè)事件處理到現(xiàn)在所經(jīng)過的時(shí)間。 連 接 **注:(1) 其 中 ‘=’ 操 作 符 也 用 于 表 示 賦 值 操 作;(2) 連接運(yùn)算符amp。 b。 最常用的資源庫為IEEE庫,包含有IEEE標(biāo)準(zhǔn)的程序包,其中std_logic_1164是重要的程序包,大部分基于數(shù)字系統(tǒng)的程序包均以此程序包中所設(shè)定的標(biāo)準(zhǔn)為基礎(chǔ)。 程 序 包 名 USE 。一個(gè)基本設(shè)計(jì)實(shí)體(Design Entity)由實(shí)體說明(Entity Declaration )和結(jié)構(gòu)體 (Architecture Body)兩部分構(gòu)成。 端口名,端口名,…:模式 數(shù)據(jù)類型名。 信 號(hào) 名: 端 口 信 號(hào) 名 在 實(shí) 體 中 必 須 是 唯 一 的216。178。 INOUT 信 號(hào) 是 雙 向 的 (既 可 以 進(jìn) 入 實(shí) 體,也 可 以 離 開 實(shí) 體)252。 調(diào)用其中STD_LOGIC_1164程序包中所有的資源 (.ALL)例 實(shí)體的表述方法舉例如 下 圖 所 示,D 是 16bit 輸 入 總 線,CLK, Reset, 和 OE 是 輸 入 信 號(hào),Q 是 16bit 三 態(tài) 輸 出 總 線,AD 是 16bit 雙 向 總 線,INT 是 輸 出 信 號(hào), 但 也 在 內(nèi) 部 使 用,AS 是 三 態(tài) 輸 出 信 號(hào) 圖1. 實(shí)體my_design1的外部端口 實(shí) 體 my_design1 的VHDL 表 述 為:ENTITY my_design1 is PORT ( d: IN std_logic_vector (15 downto 0)。 int: BUFFER std_logic。注:結(jié)構(gòu)體包含的并發(fā)描述語句,語句執(zhí)行的順序與其出現(xiàn)的次序無關(guān)。END logic。 z = “0101”。 變量賦值語句格式為:變量名:= 表達(dá)式;變量賦值僅用在進(jìn)程、函數(shù)和過程中。elsif (sel = “10”) then step = c。 ELSIF 允許在一個(gè)語句中出現(xiàn)多重條件。CASE 和 IS 間的表達(dá)式取值滿足條件表達(dá)式的值時(shí),程序執(zhí)行由符號(hào)=指定的順序處理語句。 output: out std_logic )。 WHEN 01 = output = b。 END CASE。 并 行 (Concurrent) 語 句 并行語句位于進(jìn)程外部,語句不分先后,同時(shí)執(zhí)行。 use 。 architecture archmux of mux4 is signal s : std_logic_vector (1 downto 0)。 end archmux。 s: in std_logic_vector(1 downto 0)。 end archmux。BLOCK語句中描述的各個(gè)語句可并發(fā)執(zhí)行, 舉例如下:例: 采用BLOCK語句描述二選一電路ENTITY mux IS PORT ( d0,d1: IN BIT。ARCHITECTURE connect OF mux IS SIGNAL tmp1, tmp2, tmp3: BIT。 q = tmp3。順序描述語句按語句出現(xiàn)的次序順序執(zhí)行。 例 簡(jiǎn)單的進(jìn)程實(shí)例: mux: PROCESS (a, b, s) 敏 感 表 BEGIN if ( s = ‘0’ ) then x = a。這 里 進(jìn) 程 mux 對(duì) 于 信 號(hào) a, b, s 敏 感 ,無 論 何 時(shí), 信 號(hào) a, b 或 s 發(fā) 生 變 化, 進(jìn) 程 中 的 語 句 將 被 重 新 賦 值 計(jì) 算。因 此,函 數(shù) 的 參 量 只 能 是 方 式 為 IN 的 信 號(hào) 與 常 量, 而 過 程 的 參 量 可 以 為 IN,OUT,INOUT 方 式。END PROC。PROCESS (A)BEGINSIMPLE (A(0),A(1),A(2),M(0))。END EXAMPLE。END [函數(shù)名]。 END IF。使用程序包時(shí),用USE語句說明。 END Logic。 END CASE。doutdinen圖3 三態(tài)門程序如下: LIBRARY IEEE; USE IEEE.; ENTITY tri_gate IS PORT(din,en : IN STD_LOGIC; Dout : OUT STD_LOGIC); END tri_gate; ARCHITECTURE example OF tri_gate IS BEGIN PROCESS (din,en) BEGIN IF en=′l′ THEN dout = din;ELSE dout =′Z′;END IF; END PROCESS;END example; 2. 用VHDL語言描述如圖所示的電路:cabm圖4 邏輯電路 ENTITY bine IS PORT(a,b,c:IN BIT; m:OUT BIT);
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