【正文】 abs 正 號 負 號 求 絕 對 值 關 系 運 算 符=/=== 相 等 不 等 小 于 大 于 小 于 等 于 * 大 于 等 于 二 元 邏 輯 運 算andornandnorxor 邏 輯 與 邏 輯 或 與 非 或 非 異 或 一 元 邏 輯 運 算not 求 補 連 接amp。 VHDL語言描述的對象稱為實體（ENTITY），實體可以代表如CPU那樣的復雜電路，也可以代表一塊電路板、一個芯片或一個門電路。 OUT 信 號 輸 出 到 實 體 外 部，但 不 會 在 內 部 反 饋 使 用252。 z: OUT std_logic_vector (3 downto 0))。END PROCESS。039。 x = a when ( s = “00” ) else b when ( s = “01” ) else c when ( s = “10” ) else d。END mux。 END PROCESS mux。END PROCESS。 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic。程序如下： library ieee； use ieee．std _logic_1164．a(chǎn)ll； entity counter0 is port( clk，clr，en：in std_logic； count：out integer range 0 to 15)； end； architecture counter0_arch of counter0 is begin process(clk，clr) variable countl。 在 彈 出 的 New Source 對 話 框 中， 選 擇 VHDL Module 類 型。 process(clk,clr) Begin if(clr=39。 若 整 個 編 譯、 綜 合 過 程 無 錯 誤， 該 窗 口 在 綜 合 過 程 結 束 時 會 自 動 關 閉。entity freq is port (xclk,clk: in std_logic。139。 elsif((en=39。039。 elsif((en=39。 end if。B2=count2(1)。 最后，將生成的熔絲圖文件下載到實驗板的isp LSI101680PLCC40芯片上，下載操作結束后，實驗板上的4個LED數(shù)碼管（LED4LED1）應顯示輸入信號的數(shù)字頻率。B1=count1(1)。 if (countb=0111) then clr = 39。 end process P3。 P3:process(en,clr,m1) begin if(clr=39。039。) then count0=0000。D0A0D1A1D2A2D3A3Xclkclk 圖7 4位數(shù)字頻率計該程序由5個進程組成，其中進程P1P4分別描述4個十進制計數(shù)器，進程P5產(chǎn)生計數(shù)器的清零信號clr和計數(shù)允許信號 en，源程序如下：library ieee。end demo_arch。 B=count(1)。 語句 END PROCESS。程序如下：entity latch isport(data，clk：in bit；q：out bit)；end latch；architecture behave Of latch iSbeginprocess(clk，data)beginif（clk= ′1′）thenq=data；end if；end process；end behave；2. 上升沿觸發(fā)的D型觸發(fā)器帶有異步復位(reset，高電平有效)、異步置位(set，高電平有效)功能和上升沿觸發(fā)的D型觸發(fā)器。 包 頭 以 保 留 字 PACKAGE 開 頭， 包 體 則 以 PACKAGE BODY 識 別。END SIMPLE。注：一個結構體可以包含多個進程語句；當進程中使用了WAIT語句時，進程不允許帶有敏感信號。 BLOCK語句 該語句組合結構體中的并行描述語句,可增加并行描述語句及其結構的可讀性,使結構體層次清晰, 對程序的修改和移植非常有用. 該語句的結構為：塊結構名：BLOCKBEGIN并行語句集…END BLOCK塊結構名。 end mux4。 BEGIN decode: PROCESS (a, b, c, option) BEGIN CASE option IS WHEN 00 = output = a。elsif (sel = “01”) then step = b。 結 構 體 (Architecture)結構體描述了實體中具體的邏輯功能，格式如下：ARCHITECTURE 結構體名 of 實體名 is[定義語句] 內部信號，常數(shù)，數(shù)據(jù)類型等的定義；BEGIN[并發(fā)處理語句]；END 結構體名。 類 型 (TYPE): 端 口 所 采 用 的 數(shù) 據(jù) 類 型。 IEEE 標 準 庫 的 標 志 名 USE 。s′LAST_VALUE：該信號在最近一個事件發(fā)生以前的值。 T′RIGHTOF(n)：得到靠近輸入n的右邊的值。 (2)過程和函數(shù)。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實際的需要定義數(shù)據(jù)類型。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號為非法。 第一個字符必須是字母；252。 最后一個字符不能是下劃線；252。賦予一個值的對象只有一個類型，且只能具有該類型的值。用戶定義的數(shù)據(jù)類型格式：TYPE 數(shù)據(jù)類型名 {數(shù)據(jù)類型名} 數(shù)據(jù)類型定義；可以由用戶定義的數(shù)據(jù)類型有：枚舉(Enumerated)類型、整數(shù)(Integer)類型、實數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型及時間(Time)類型(物理類型)，常用類型有：(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型，用符號表示一組實際的二進制數(shù)。 (3)信號、變量和常量。 例如： TYPE number IS INTEGER 0 TO 9；…i ：=number′LEFT； i=0i ：=number′RIGHT； i=9 i ：=number′HIGH； i=9 i ：=number′LOW； i=0 (2)數(shù)組屬性 常用的數(shù)組屬性有： A′LEFT(n)：索引號n的區(qū)間的左端位置序號。s′LAST_ACTIVE；從前一個事件處理到現(xiàn)在所經(jīng)過的時間。 程 序 包 名 USE 。178。注：結構體包含的并發(fā)描述語句，語句執(zhí)行的順序與其出現(xiàn)的次序無關。elsif (sel = “10”) then step = c。 WHEN 01 = output = b。 architecture archmux of mux4 is signal s : std_logic_vector (1 downto 0)。BLOCK語句中描述的各個語句可并發(fā)執(zhí)行, 舉例如下:例: 采用BLOCK語句描述二選一電路ENTITY mux IS PORT ( d0,d1: IN BIT。 例 簡單的進程實例: mux: PROCESS (a, b, s) 敏 感 表 BEGIN if ( s = ‘0’ ) then x = a。PROCESS (A)BEGINSIMPLE (A(0),A(1),A(2),M(0))。使用程序包時，用USE語句說明。 程序如下： library ieee； use ieee．std_logic_1164．a(chǎn)ll； entity dff is port(d，clk，reset，set：in std_logic； q：out std_logic)； end dff； architecture async_set_reset of dff is BEGIN setreset：process(clk，reset，set) beginif reset= ′l′ then q= ′0′；elsif set= ′l′ then q= ′1′；elsif rising_edge(clk) then q= d；end if； end process setreset； end async_set_reset；程序中rising_edge(clk)表示如果輸入信號clk的上升沿來到時，將輸入信號d賦給輸出信號q。第三章 ispDesignEXPERT中VHDL語言的設計方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語言是現(xiàn)在系統(tǒng)可編程邏輯器件的應用設計的功能。 C=count(2)。 圖5 VHDL 描述的二十進制計數(shù)器step4 選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側選擇Compile Design命令，（*.jed）。use 。 m0=39。) then count1=0000。039。 P4:process(en,clr,m2) begin if(clr=39。039。C1=count1(2)。附 錄 一：VHDL 保留字: (用保留字作信號、變量等的名字時會產(chǎn)生錯誤)SYN 源 文 件 設 計 項 目 管 理 文 件ABL源 文 件 ABEL 硬 件 描 述 語 言 源 文 件ABV源 文 件 測 試 向 量 描 述 文 件SCH源 文 件 電 路 原 理 圖 文 件VHD源 文 件VHDL 硬 件 描 述 語 言 源 文 件V源 文 件Verilog 硬 件 描 述 語 言 源 文 件PRN 源 文 件 引 腳 鎖 定 描 述 文 件 ( 用 電 路 圖 鎖 定 引 腳 時 為 中 間 文 件)PAR 源 文 件 適 配 器 控 制 參 數(shù) 文 件SYM 中 間 文 件 電 路 符 合 文 件EQ0 中 間 文 件 邏 輯 描 述 文 件 ( 由 ABL 編 譯 所 得)EQ1 中 間 文 件 簡 化 邏 輯 文 件 ( 由 EQ0 化 簡 所 得)EQ2中 間 文 件 帶 層 次 連 接 關 系 的 邏 輯 描 述 文 件EQ3中 間 文 件 經(jīng) 優(yōu) 化 的 邏 輯 描 述 文 件EQ4中 間 文 件 經(jīng) 反 復 優(yōu) 化 的 邏 輯 描 述 文 件TMV中 間 文 件 經(jīng) 編 譯 的 測 試 向 量 文 件TT2中 間 文 件 邏 輯 網(wǎng) 表 輸 出 文 件， 適 配 器 輸 入 文 件FXP中 間 文 件 邏 輯 布 局 結 果 文 件LST中 間 文 件 ABEL 源 文 件 的 列 表 文 件LOG中 間 文 件 運 行 流 程 記 錄 文