【正文】 附 錄 一：VHDL 保留字: (用保留字作信號、變量等的名字時會產(chǎn)生錯誤)SYN 源 文 件 設 計 項 目 管 理 文 件ABL源 文 件 ABEL 硬 件 描 述 語 言 源 文 件ABV源 文 件 測 試 向 量 描 述 文 件SCH源 文 件 電 路 原 理 圖 文 件VHD源 文 件VHDL 硬 件 描 述 語 言 源 文 件V源 文 件Verilog 硬 件 描 述 語 言 源 文 件PRN 源 文 件 引 腳 鎖 定 描 述 文 件 ( 用 電 路 圖 鎖 定 引 腳 時 為 中 間 文 件)PAR 源 文 件 適 配 器 控 制 參 數(shù) 文 件SYM 中 間 文 件 電 路 符 合 文 件EQ0 中 間 文 件 邏 輯 描 述 文 件 ( 由 ABL 編 譯 所 得)EQ1 中 間 文 件 簡 化 邏 輯 文 件 ( 由 EQ0 化 簡 所 得)EQ2中 間 文 件 帶 層 次 連 接 關 系 的 邏 輯 描 述 文 件EQ3中 間 文 件 經(jīng) 優(yōu) 化 的 邏 輯 描 述 文 件EQ4中 間 文 件 經(jīng) 反 復 優(yōu) 化 的 邏 輯 描 述 文 件TMV中 間 文 件 經(jīng) 編 譯 的 測 試 向 量 文 件TT2中 間 文 件 邏 輯 網(wǎng) 表 輸 出 文 件， 適 配 器 輸 入 文 件FXP中 間 文 件 邏 輯 布 局 結(jié) 果 文 件LST中 間 文 件 ABEL 源 文 件 的 列 表 文 件LOG中 間 文 件 運 行 流 程 記 錄 文 件SIM中 間 文 件 仿 真 用 網(wǎng) 表 文 件JHD中 間 文 件 層 次 化 關 系 連 接 表 文 件JED 結(jié) 果 文 件 熔 絲 圖 文 件 ( JEDEC 文 件)REP結(jié) 果 文 件 GAL 器 件 設 計 編 譯 報 告 文 件RPT結(jié) 果 文 件 IspLSI 器 件 設 計 編 譯 報 告 文 件XRF結(jié) 果 文 件 信 號 和 節(jié) 點 簡 縮 名 稱 文 件ERR結(jié) 果 文 件 錯 誤 報 告 文 件MFR結(jié) 果 文 件 頻 率 分 析 報 告 文 件TSU結(jié) 果 文 件 寄 存 器 建 立 和 保 持 時 間 報 告 文 件TPD結(jié) 果 文 件 TPD 路 徑 延 時 時 間 報 告 文 件TCO結(jié) 果 文 件 TCO 路 徑 延 時 時 間 報 告 文 件附錄二 ispDesignEXPERT System 文 件 后 綴 及 其 含 義34。由于在本實驗中ispLSI101680的35腳是作為一個時鐘輸入信號使用的，因此需要通過編譯器控制參數(shù)將ispLSI101680的35腳定義為時鐘輸入腳，即在Compiler Properties對話框中將Y1端口定義為復位信號無效 ( □ Y1 as RESET )。:輸入/輸出信號名引腳屬性芯片的引腳編號XclkIn11ClkIn35A0Out15B0Out16C0Out17D0Out18A1Out19B1Out20C1Out21D1Outr22A2Out25B2Out26C2Out27D2Out28A3Out29B3Out30C3Out31D3out32打開Compile Design 的Compile Properties 對話框，在Pin ，然后單擊“確定”按紐。end example。C3=count3(2)。 A3=count3(0)。C2=count2(2)。 A2=count2(0)。C1=count1(2)。 A1=count1(0)。C0=count0(2)。 A0=count0(0)。 end if。 else en=39。 if (countb0111) then en=39。139。039。 end if。139。 end process P4。 end if。 else count3=count3 + 39。139。) then count3=0000。 P4:process(en,clr,m2) begin if(clr=39。 end if。139。139。039。) and falling_edge(m1) ) then if( count2=1001) then count2=0000。 elsif((en=39。 m2=39。039。 end process P2。 end if。 m1=39。 else count1=count1 + 39。 m1=39。139。039。) then count1=0000。 P2:process(en,clr,m0) begin if(clr=39。 end if。139。139。039。) and rising_edge (xclk) ) then if( count0=1001) then count0=0000。 elsif((en=39。 m0=39。039。signal en,clr,m0,m1,m2:std_logic。signal count2:std_logic_vector(3 downto 0)。signal count0:std_logic_vector(3 downto 0)。end。 A0,B0,C0,D0,A1,B1,C1,D1:out std_logic。use 。use 。D0A0為個位十進制計數(shù)器的BCD碼輸出信號，D3A3為千位十進制計數(shù)器的BCD碼輸出信號，為實驗板上的LED數(shù)碼管驅(qū)動電路提供輸入信號。設計示例：用VHDL編寫程序?qū)崿F(xiàn)數(shù)字頻率計的控制4個十進制計數(shù)器在單位時間內(nèi)計數(shù)、停止計數(shù)和清零等邏輯功能。 Verify)選項；6． 按Ctrl+R組合鍵執(zhí)行下載操作，下載結(jié)束后，實驗板上的5個發(fā)光二極管將開始計數(shù)顯示。II. 下載熔絲圖文件為了下載熔絲圖文件到實驗板的ispLSI101680PLCC44芯片中，執(zhí)行如下操作：1． 檢查實驗板的編程接口電纜是否已連接到計算機的并行接口處，如未連好，文件存盤后關閉計算機，將接口電纜連接好后開機；2． 在ispDesignEXPERT System Project Navigator 左側(cè)的Source in Project窗口中，選中系統(tǒng)可編程邏輯器件ispLSI101680LJ44；3． 在右側(cè)的窗口中，雙擊系統(tǒng)可編程邏輯器件的ISP Daisy Chain Download(蓮花鏈式下載)命令，進入程序下載操作；4． 雙擊LSC ISP Daisy Chain Download 系統(tǒng)中的SCAN按鈕開始掃描操作，查找用戶實驗板上的ispLSI器件，如果計算機的并行接口和編程接口電纜連接以及編程接口電纜和用戶電路板的連接無誤，則程序?qū)@示用戶電路板的ispLSI集成電路的型號，然后提示Scan Board: successful。: In/out信號引腳屬性芯片引腳號ClkIn11ClrIn14EnIn24AOut15BOut16COut17DOut18Eout19此后，打開編譯設計文件的Compile Design的Compile Properties對話框，,然后單擊“確定”按鈕，完成引腳鎖定功能。 若 在 此 過 程 中 出 錯， 雙 擊 上 述 Synplify 窗 口 中 Source Files 欄 中 的 文 件 進 行 修 改 并 存 盤， 然 后 按 RUN 鈕 重 新 編 譯。選 ，、綜合。 圖5 VHDL 描述的二十進制計數(shù)器step4 選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側(cè)選擇Compile Design命令，（*.jed）。end process。 end if。139。) then if(count=10011) then 計數(shù)到十進制的19時，再來 count=00000。 計數(shù)器清零 elsif rising_edge(clk) then 時鐘信號的上升沿觸發(fā) if(en=39。039。 E=count(4)。 C=count(2)。begin A=count(0)。end demo。entity demo isport(clk,clr,en: in std_logic。use 。Step3 在 Text Editor中輸入如下用VHDL描述的二十進制計數(shù)器的程序，存盤返回到ispDesignEXPERT System Project Navigator 項目引導器窗口， in Project中。此 時， 軟 件 會 產(chǎn) 生 一 個 如 下 圖 所 示 的 New VHDL Source 對 話 框：在 對 話 框 的 各 欄 中， 分 別 填 入 如 上 圖 所 示 的 信 息。 step2 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，選 擇 Source=New 菜 單。第三章 ispDesignEXPERT中VHDL語言的設計方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語言是現(xiàn)在系統(tǒng)可編程邏輯器件的應用設計的功能。 必須是第一條 q = d。3. PROCESS 沒 有 敏 感 表 BEGIN WAIT UNTIL clk’event AND clk = 39。 END IF。 END PROCESS。 elsif rising_edge(clk)thenif(en=′l′) thenif countl=9 thencountl:=0； else countl：= countl+1； end if； end if； end if；count=countl；end process； end counter0 _arch； 5. 寄 存 器 ( Register ) 三 種 描 述 寄 存 器 的 方 法 1. PROCESS (clk,d) BEGIN IF (clk’event and clk=‘1’) THEN clk 的 上 升 沿 q = d。inteqer range 0 to 15。3. J_K型觸發(fā)器帶有復位(clr,低電平有效)／置位(set，低電平有效)功能和上升沿觸發(fā)的JK型觸發(fā)器的程序如下； LIBRARY IEEE； USE IEEE．STD_LOGIC _1164．ALL； ENTITY jkff ISPORT (set，clr，clk，j，k ：IN STD_LOGIC；q，qb ：OUT STD_LOGIC)； END jkff ； ARCHITECTURE rtl OF jkff IS SIGNAL q_s， qb_s： STD_LOGIC； BEGIN PROCESS( set，clr，clk，j，k) BEGIN IF ( set =′0′) THEN q_s = ′l′； qb_s =′0′； 置位； ELSIF ( clr