【正文】 。 必須是第一條 q = d。 END IF。 elsif rising_edge(clk)thenif(en=′l′) thenif countl=9 thencountl:=0； else countl：= countl+1； end if； end if； end if；count=countl；end process； end counter0 _arch； 5. 寄 存 器 ( Register ) 三 種 描 述 寄 存 器 的 方 法 1. PROCESS (clk,d) BEGIN IF (clk’event and clk=‘1’) THEN clk 的 上 升 沿 q = d。3. J_K型觸發(fā)器帶有復(fù)位(clr,低電平有效)／置位(set，低電平有效)功能和上升沿觸發(fā)的JK型觸發(fā)器的程序如下； LIBRARY IEEE； USE IEEE．STD_LOGIC _1164．ALL； ENTITY jkff ISPORT (set，clr，clk，j，k ：IN STD_LOGIC；q，qb ：OUT STD_LOGIC)； END jkff ； ARCHITECTURE rtl OF jkff IS SIGNAL q_s， qb_s： STD_LOGIC； BEGIN PROCESS( set，clr，clk，j，k) BEGIN IF ( set =′0′) THEN q_s = ′l′； qb_s =′0′； 置位； ELSIF ( clr =′0′) THEN q_s = ′0′； qb_s = ′1′； 復(fù)位； ELSIF (clk．′ EVENT AND clk=′1′) THENIF (j =′0′) AND ( k =′1′) THEN q_s = ′0′； qb_s =′1′；ELSIF (j =′1′) AND ( k =′0′) THEN q_s = ′1′； qb_s =′0′；ELSIF (j=′1′) AND ( k=′1′) THEN q_s = NOT q_s； qb_s = NOT qb_s；END IF； END IF；q = q_s；qb = qb_s；END PROCESS； END rtl；4. 計(jì)數(shù)器用VHDL描述一個(gè)具有清零和計(jì)數(shù)允許功能的十進(jìn)制計(jì)數(shù)器，輸入信號(hào)為clk，清零控制信號(hào)為clr(低電平有效)，計(jì)數(shù)允許控制信號(hào)為en(高電平有效)。時(shí)鐘信號(hào)clk為高電平時(shí)，輸出信號(hào)q隨數(shù)據(jù)信號(hào)data變化而變化；為低電平時(shí)，輸出信號(hào)保持不變，電路處于鎖存狀態(tài)。 END Logic。 WHEN ‘1’ = RETURN ‘0’。 CONSTANT Unknown_Value :Three_level_logic := ‘0’。程 序 包 分 包 頭 和 包 體 兩 部 分。例 函 數(shù) 舉 例： 此 函 數(shù) 返 回 兩 數(shù) 中 的 較 小 數(shù) FUNCTION Min( x,y : INTEGER) RETURN INTEGER IS BEGIN IF xy THEN RETURN x。BEGIN[順序處理語句]。SIMPLE (A(1),A(2),A(0),M(2))。 Z: OUT BIT ) ISBEGIN Z=(W AND X) OR Y。例 過 程 舉 例： ENTITY PROC IS PORT ( A: IN BIT_VECTOR (0 TO 2)。子 程 序 有 過 程 (PROCEDURE) 和 函 數(shù) (FUNCTION) 兩種類型。 end if。進(jìn)程語句包括三部分 : 敏 感 表 (Sensitivity list) : 當(dāng) 敏 感 表 中 的 某 個(gè) 信 號(hào) 變 化 時(shí) 進(jìn) 程 被 激 活 進(jìn) 程 (PROCESS) : 對(duì) 行 為 的 描 述 結(jié) 束 語 句 (END) : 描 述 進(jìn) 程 的 結(jié) 束 進(jìn)程啟動(dòng)后，PROCESS中的語句將由上到下逐句執(zhí)行一遍，執(zhí)行到最后一個(gè)語句后，返回到開始語句，等待敏感信號(hào)的出現(xiàn)，因此，只要PROCESS中指定的敏感信號(hào)變化一次，該進(jìn)程就執(zhí)行一次。END connect。 tmp2 = d1 AND ( NOT sel) 。 Q: OUT BIT )。 VHDL語言可以使用3種子結(jié)構(gòu)描述語句，即BLOCK語句、PROCESS語句和子程序。 end mux。 use 。j。 x: OUT std_logic)。 WHENELSE 語句 這種條件型信號(hào)賦值語句根據(jù)不同的條件，將不同的值賦給信號(hào)，其格式如下： 信號(hào)名 = 表達(dá)式1 when 條件1 else 表達(dá)式2 when 條件2 else 表達(dá)式3 when 條件3 else ┅表達(dá)式4 when 條件4 else 表達(dá)式5 when 條件5 else 在每個(gè)表達(dá)式后都跟有“WHEN”指定的條件，滿足該條件時(shí)，將表達(dá)式的只賦給信號(hào)，最后一個(gè)表達(dá)式可以不跟條件，它表明當(dāng)上述條件都不滿足時(shí)，將該表達(dá)式的值賦給信號(hào)。 END archdesign。 WHEN OTHERS = output = 39。ARCHITECTURE archdesign OF mux IS SIGNAL option: std_logic_vector(0 TO 1)。 use 。 CASEWHEN 語 句 該語句只能在進(jìn)程中使用，格式如下：CASE 表達(dá)式 IS WHEN 條件表達(dá)式 = 順序處理語句。end if。Process，F(xiàn)unction，Procedure中的語句都是順序執(zhí)行的， IFTHENELSE 該語句根據(jù)一個(gè)或一組條件的布爾運(yùn)算而選擇某一特定的執(zhí)行通道，其格式如下： IF 條件 THEN順序處理語句；ELSIF 條件 THEN順序處理語句；ELSE順序處理語句；END IF；例 IFTHENELSE 語句舉例 PROCESS (sel, a, b, c, d)BEGINif (sel = “00”) then step = a。 順序語句 ( Sequential 語 句 )順序描述語句按出現(xiàn)的次序順序執(zhí)行，出現(xiàn)在進(jìn)程（Process）或子程序中。 w = (a OR b)。 w, x, y: OUT std_logic。END my_design1。 q: OUT std_logic_vector (15 downto 0)。在使用時(shí)，須在實(shí)體說明之前增加兩條語句：LIBRARY IEEE。 IN 信 號(hào) 進(jìn) 入 實(shí) 體 但 并 不 輸 出252。 模 式 (MODE): 決 定 信 號(hào) 的 方 向；178。)。 實(shí)體說 明(entity) 實(shí)體是設(shè)計(jì)中最基本的模塊，用來定義一個(gè)IC引腳規(guī)格及基本參數(shù)?！啊?庫 允 許 對(duì) “std_logic” 類 型 的 信 號(hào) 使 用 某 些 運(yùn) 算 符。）例 庫內(nèi)資源使用舉例 LIBRARY ieee。 VHDL語句結(jié)構(gòu)分類VHDL的程序結(jié)構(gòu)由三部分構(gòu)成：庫、實(shí)體說明和結(jié)構(gòu)定義。用于一維數(shù)組時(shí)，右邊的內(nèi)容接在左邊之后形成一個(gè)新的數(shù)組。 預(yù) 定 義 運(yùn) 算 符 可 分 四 種 類 型： 算 術(shù) 運(yùn) 算 符、 關(guān) 系 運(yùn) 算 符、 邏 輯 運(yùn) 算 符 與 連 接 運(yùn) 算 符。s′LAST_EVENT：該信號(hào)前一個(gè)事件發(fā)生到現(xiàn)在所經(jīng)過的時(shí)間。s′EVENT：若在當(dāng)前模擬周期內(nèi)，該信號(hào)發(fā)生了某個(gè)事件(信號(hào)值變化)，返回TRUE：否則返回FALSE。 例如： TYPE bitll IS ARRAY (10 TO 20) OF BIT；VARIABLE len： INTEGER；… len：=bitll′LENGTH； len=11(3)信號(hào)屬性 s′DELAYED(t)：延時(shí)t個(gè)時(shí)間單位的信號(hào)。 A′fHIGH(n)：索引號(hào)n的區(qū)間的高端位置序號(hào)。 T′LEFTOF(n)：得到靠近輸入n的左邊的值。 T′POS(n)：參數(shù)n在T中位置序號(hào)。定義屬性的一般格式為:項(xiàng)目名′屬性表示符；(1)類型(TYPES)的屬性常用類型屬性有： T′LEFT：T中最左端的值。 (5)元件。(4)記錄(Record)類型記錄將不同類型的數(shù)據(jù)和數(shù)據(jù)名組織在一起形成一個(gè)新的數(shù)據(jù)類型，其定義格式為：TYPE 數(shù)據(jù)類型名 IS RECORD元素名：數(shù)據(jù)類型名；元素名：數(shù)據(jù)類型名；END RECORD；例如：TYPE bank IS RECORDaddr0：STD_ LOGIC_VECTOR(7 DOWNTO 0)；r0： INTEGER；END RECORD； 4. 屬性 VHDL中可以具有屬性(attribute)的項(xiàng)(items)如下： (1)類型和子類型。定義格式：TYPE 數(shù)據(jù)類型名 Is 數(shù)據(jù)類型定義 約束范圍；例如：TYPE digit IS INTEGER RANGE 0 TO 9；TYPE digit IS REAL RANGE 1．0 TO 1．0；(3)數(shù)組(Array)類型數(shù)組是相同類型數(shù)據(jù)集合形成的一個(gè)新的數(shù)據(jù)類型，可以是一維或多維數(shù)組，定義格式為：TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)名例如：TYPE word IS ARRAY (15 DOWNTO 0) OF BIT；其中15指定數(shù)組元素的個(gè)數(shù)為16個(gè)，DOWNTO指定下標(biāo)以降序變化。特別要注意限定取值范圍，以提高芯片的利用率。定義格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素，…)；例如：TYPE states IS (stO， stl， st2， st3)；在綜合過程中，通常自動(dòng)編碼枚舉類型。使用這類數(shù)據(jù)類型時(shí)，必須寫出庫聲明語句和使用程序包集合的聲明語句。 (5)字符(CHARACTER) 當(dāng)對(duì)一個(gè)變量執(zhí)行字符賦值操作時(shí)，應(yīng)先聲明后賦值。由于處理實(shí)數(shù)的運(yùn)算需要大量資源，故一般可編程邏輯器件開發(fā)系統(tǒng)中的VHDL綜合器不支持這種數(shù)據(jù)類型。用VHDL編寫程序時(shí)，該庫自動(dòng)打開，所以使用這些數(shù)據(jù)類型時(shí)，不需要再次打開。 ．?dāng)?shù)據(jù)類型 VHDL的數(shù)據(jù)類型定義非常嚴(yán)格，規(guī)定每一個(gè)對(duì)象都必須有明確的數(shù)據(jù)類型。信號(hào)賦值語句的格式為： [ 信號(hào)名 ] = [ 表達(dá)式 ] [ AFTER [ 時(shí)間表達(dá)式]]； 其中時(shí)間表達(dá)式指定延遲時(shí)間，如果省略AFTER語句，則延遲時(shí)間取默認(rèn)值。例如：CONSTANT w: integer := 8。 保留字(關(guān)鍵字)不能用于標(biāo)識(shí)符；252。 基本標(biāo)識(shí)符由字母、數(shù)字和下劃線組成；252。美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計(jì)劃，其目的是為大規(guī)模集成電路設(shè)計(jì)，建立一項(xiàng)新的描述方法。眾多軟件公司開發(fā)研制了具有自己特色的電路硬件描述語言（Hardware Description Language,HDL），存在著很大的差異，因此，需要一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言，作為可相互交流的設(shè)計(jì)環(huán)境。 VHDL語言的語法規(guī)則．VHDL標(biāo)識(shí)符（Identifiers）252。 不允許連續(xù)2個(gè)下劃線；252。1 常 量 (Constant) 常量聲明即為一個(gè)常量名賦予一