【正文】 END bine； ARCHITECTURE example OF bine IS PROCESS(a， b， c) VARIABLE n： BIT； BEGIN IF a=′l′ THEN n：= b；ELSE n：= C；END IF； m = n； END PROCESS； END example；注：用進(jìn)程描述組合電路時(shí)，將輸入信號a、b和c都寫到敏感列表中，保證每個(gè)輸入信號的變化均啟動該進(jìn)程，引起輸出信號發(fā)生變化；否則未列入敏感列表的信號變化不啟動該進(jìn)程，這意味著該進(jìn)程描述的電路引入了鎖存器。 程序如下： library ieee； use ieee．std_logic_1164．a(chǎn)ll； entity dff is port(d，clk，reset，set：in std_logic； q：out std_logic)； end dff； architecture async_set_reset of dff is BEGIN setreset：process(clk，reset，set) beginif reset= ′l′ then q= ′0′；elsif set= ′l′ then q= ′1′；elsif rising_edge(clk) then q= d；end if； end process setreset； end async_set_reset；程序中rising_edge(clk)表示如果輸入信號clk的上升沿來到時(shí)，將輸入信號d賦給輸出信號q。inteqer range 0 to 15。 END PROCESS。3. PROCESS 沒 有 敏 感 表 BEGIN WAIT UNTIL clk’event AND clk = 39。第三章 ispDesignEXPERT中VHDL語言的設(shè)計(jì)方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語言是現(xiàn)在系統(tǒng)可編程邏輯器件的應(yīng)用設(shè)計(jì)的功能。此 時(shí)， 軟 件 會 產(chǎn) 生 一 個(gè) 如 下 圖 所 示 的 New VHDL Source 對 話 框：在 對 話 框 的 各 欄 中， 分 別 填 入 如 上 圖 所 示 的 信 息。use 。end demo。 C=count(2)。039。) then if(count=10011) then 計(jì)數(shù)到十進(jìn)制的19時(shí)，再來 count=00000。 end if。 圖5 VHDL 描述的二十進(jìn)制計(jì)數(shù)器step4 選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側(cè)選擇Compile Design命令，（*.jed）。 若 在 此 過 程 中 出 錯， 雙 擊 上 述 Synplify 窗 口 中 Source Files 欄 中 的 文 件 進(jìn) 行 修 改 并 存 盤， 然 后 按 RUN 鈕 重 新 編 譯。II. 下載熔絲圖文件為了下載熔絲圖文件到實(shí)驗(yàn)板的ispLSI101680PLCC44芯片中，執(zhí)行如下操作：1． 檢查實(shí)驗(yàn)板的編程接口電纜是否已連接到計(jì)算機(jī)的并行接口處，如未連好，文件存盤后關(guān)閉計(jì)算機(jī)，將接口電纜連接好后開機(jī)；2． 在ispDesignEXPERT System Project Navigator 左側(cè)的Source in Project窗口中，選中系統(tǒng)可編程邏輯器件ispLSI101680LJ44；3． 在右側(cè)的窗口中，雙擊系統(tǒng)可編程邏輯器件的ISP Daisy Chain Download(蓮花鏈?zhǔn)较螺d)命令，進(jìn)入程序下載操作；4． 雙擊LSC ISP Daisy Chain Download 系統(tǒng)中的SCAN按鈕開始掃描操作，查找用戶實(shí)驗(yàn)板上的ispLSI器件，如果計(jì)算機(jī)的并行接口和編程接口電纜連接以及編程接口電纜和用戶電路板的連接無誤，則程序?qū)@示用戶電路板的ispLSI集成電路的型號，然后提示Scan Board: successful。設(shè)計(jì)示例：用VHDL編寫程序?qū)崿F(xiàn)數(shù)字頻率計(jì)的控制4個(gè)十進(jìn)制計(jì)數(shù)器在單位時(shí)間內(nèi)計(jì)數(shù)、停止計(jì)數(shù)和清零等邏輯功能。use 。 A0,B0,C0,D0,A1,B1,C1,D1:out std_logic。signal count0:std_logic_vector(3 downto 0)。signal en,clr,m0,m1,m2:std_logic。 m0=39。) and rising_edge (xclk) ) then if( count0=1001) then count0=0000。139。 end if。) then count1=0000。139。 else count1=count1 + 39。 end if。039。 elsif((en=39。039。139。 P4:process(en,clr,m2) begin if(clr=39。139。 end if。139。039。 if (countb0111) then en=39。 end if。C0=count0(2)。C1=count1(2)。C2=count2(2)。C3=count3(2)。:輸入/輸出信號名引腳屬性芯片的引腳編號XclkIn11ClkIn35A0Out15B0Out16C0Out17D0Out18A1Out19B1Out20C1Out21D1Outr22A2Out25B2Out26C2Out27D2Out28A3Out29B3Out30C3Out31D3out32打開Compile Design 的Compile Properties 對話框，在Pin ，然后單擊“確定”按紐。附 錄 一：VHDL 保留字: (用保留字作信號、變量等的名字時(shí)會產(chǎn)生錯誤)SYN 源 文 件 設(shè) 計(jì) 項(xiàng) 目 管 理 文 件ABL源 文 件 ABEL 硬 件 描 述 語 言 源 文 件ABV源 文 件 測 試 向 量 描 述 文 件SCH源 文 件 電 路 原 理 圖 文 件VHD源 文 件VHDL 硬 件 描 述 語 言 源 文 件V源 文 件Verilog 硬 件 描 述 語 言 源 文 件PRN 源 文 件 引 腳 鎖 定 描 述 文 件 ( 用 電 路 圖 鎖 定 引 腳 時(shí) 為 中 間 文 件)PAR 源 文 件 適 配 器 控 制 參 數(shù) 文 件SYM 中 間 文 件 電 路 符 合 文 件EQ0 中 間 文 件 邏 輯 描 述 文 件 ( 由 ABL 編 譯 所 得)EQ1 中 間 文 件 簡 化 邏 輯 文 件 ( 由 EQ0 化 簡 所 得)EQ2中 間 文 件 帶 層 次 連 接 關(guān) 系 的 邏 輯 描 述 文 件EQ3中 間 文 件 經(jīng) 優(yōu) 化 的 邏 輯 描 述 文 件EQ4中 間 文 件 經(jīng) 反 復(fù) 優(yōu) 化 的 邏 輯 描 述 文 件TMV中 間 文 件 經(jīng) 編 譯 的 測 試 向 量 文 件TT2中 間 文 件 邏 輯 網(wǎng) 表 輸 出 文 件， 適 配 器 輸 入 文 件FXP中 間 文 件 邏 輯 布 局 結(jié) 果 文 件LST中 間 文 件 ABEL 源 文 件 的 列 表 文 件LOG中 間 文 件 運(yùn) 行 流 程 記 錄 文 件SIM中 間 文 件 仿 真 用 網(wǎng) 表 文 件JHD中 間 文 件 層 次 化 關(guān) 系 連 接 表 文 件JED 結(jié) 果 文 件 熔 絲 圖 文 件 ( JEDEC 文 件)REP結(jié) 果 文 件 GAL 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件RPT結(jié) 果 文 件 IspLSI 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件XRF結(jié) 果 文 件 信 號 和 節(jié) 點(diǎn) 簡 縮 名 稱 文 件ERR結(jié) 果 文 件 錯 誤 報(bào) 告 文 件MFR結(jié) 果 文 件 頻 率 分 析 報(bào) 告 文 件TSU結(jié) 果 文 件 寄 存 器 建 立 和 保 持 時(shí) 間 報(bào) 告 文 件TPD結(jié) 果 文 件 TPD 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件TCO結(jié) 果 文 件 TCO 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件附錄二 ispDesignEXPERT System 文 件 后 綴 及 其 含 義34。由于在本實(shí)驗(yàn)中ispLSI101680的35腳是作為一個(gè)時(shí)鐘輸入信號使用的，因此需要通過編譯器控制參數(shù)將ispLSI101680的35腳定義為時(shí)鐘輸入腳，即在Compiler Properties對話框中將Y1端口定義為復(fù)位信號無效 ( □ Y1 as RESET )。end example。 A3=count3(0)。 A2=count2(0)。 A1=count1(0)。 A0=count0(0)。 else en=39。139。 end if。 end process P4。 else count3=count3 + 39。) then count3=0000。 end if。139。) and falling_edge(m1) ) then if( count2=1001) then count2=0000。 m2=39。 end process P2。 m1=39。 m1=39。039。 P2:process(en,clr,m0) begin if(clr=39。139。039。 elsif((en=39。039。signal count2:std_logic_vector(3 downto 0)。end。use 。D0A0為個(gè)位十進(jìn)制計(jì)數(shù)器的BCD碼輸出信號，D3A3為千位十進(jìn)制計(jì)數(shù)器的BCD碼輸出信號，為實(shí)驗(yàn)板上的LED數(shù)碼管驅(qū)動電路提供輸入信號。 Verify)選項(xiàng)；6． 按Ctrl+R組合鍵執(zhí)行下載操作，下載結(jié)束后，實(shí)驗(yàn)板上的5個(gè)發(fā)光二極管將開始計(jì)數(shù)顯示。: In/out信號引腳屬性芯片引腳號ClkIn11ClrIn14EnIn24AOut15BOut16COut17DOut18Eout19此后，打開編譯設(shè)計(jì)文件的Compile Design的Compile Properties對話框，,然后單擊“確定”按鈕，完成引腳鎖定功能。選 ，、綜合。end process。139。 計(jì)數(shù)器清零 elsif rising_edge(clk) then 時(shí)鐘信號的上升沿觸發(fā) if(en=39。 E=count(4)。begin A=count(0)。entity demo isport(clk,clr,en: in std_logic。Step3 在 Text Editor中輸入如下用VHDL描述的二十進(jìn)制計(jì)數(shù)器的程序，存盤返回到ispDesignEXPERT System Project Navigator 項(xiàng)目引導(dǎo)器窗口， in Project中。 step2 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，選 擇 Source=New 菜 單