【正文】 d when “11”。 x = a when ( s = “00” ) else b when ( s = “01” ) else c when ( s = “10” ) else d。例 用WHENELSE語句描述四選一多路選擇器 library ieee。039。 entity mux is port (a,b,c : in std_logic。END PROCESS。VHDL中的順序語句有： 信號賦值語句格式為： 信號名 = 信號變量表達式賦值符號兩邊信號量的類型和長度應該一致。 z: OUT std_logic_vector (3 downto 0))。 ad: INOUT std_logic_vector (15 downto 0)。 OUT 信 號 輸 出 到 實 體 外 部，但 不 會 在 內 部 反 饋 使 用252。每 個 端 口 必 須 定 義 ：216。 VHDL語言描述的對象稱為實體（ENTITY），實體可以代表如CPU那樣的復雜電路，也可以代表一塊電路板、一個芯片或一個門電路。. 庫 (LIBRARY)庫 是 專 門 存 放 預 編 譯 程 序 包 (package) 的 地 方, 這 樣 它 們 就 可 以 在 其 它 設 計 中 被 調 用。 分 組 算 符 運 算 二 元 運 算 符+*/modrem** 加 減 乘 除 求 模 求 余 乘 方 一 元 運 算 符+abs 正 號 負 號 求 絕 對 值 關 系 運 算 符=/=== 相 等 不 等 小 于 大 于 小 于 等 于 * 大 于 等 于 二 元 邏 輯 運 算andornandnorxor 邏 輯 與 邏 輯 或 與 非 或 非 異 或 一 元 邏 輯 運 算not 求 補 連 接amp。事件(EVENT)要求信號值發(fā)生變化。 A′LOW(n)：索引號n的區(qū)間的低端位置序號。 T′VAL(n)．T中位置為n的值。(6)語句標號。例如：TYPE matrix IS ARRAY (1 TO 8，1 TO 8) OF BIT；TO指定下標以升序變化，按低到高的順序排列8個元素。例如將上述語句中的stO編碼為0，以后的元素依次加1。例如將字符A賦給變量C，聲明如下： variable C： character；然后執(zhí)行賦值操作： C：= ′A′； 其中字符A放在單引號中。常用的預定義的數據類型如下：(1)整數(Integer) VHDL的算術運算符均定義范圍為32位的整數。3 變 量 (Variable) 變量屬于臨時數據，沒有物理意義，只能在Process和Function中定義，并只在其內部有效。 大小寫是等效的。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡稱為VHDL，VHDL語言可描述一個數字電路的輸入、輸出以 及相互間的行為與功能，它特有的層次性設計語法結構適合大型設計項目的團隊合作，是目前最通用的硬件描述語言。這種語言有如下的諸多優(yōu)點：1. 可描述復雜的數字電路系統(tǒng)；2．成為國際的硬件描述語言標準，1987年被采納為IEEE1076標準3．與硬件獨立，一個設計可用于不同的硬件結構，而且設計時不必了解過多的硬件細節(jié)；4．有豐富的軟件支持VHDL的綜合和仿真，從而能在設計階段就能發(fā)現(xiàn)設計中的Bug，縮短設計時間，降低成本；5．VHDL有良好的可讀性，容易理解。 數 據 對 象 （ Data Objects ）VHDL中常用的數據對象有：常量、信號和變量，常量相當于電路中的恒定電平，信號和變量相當于電路中的連線和連線上的信號值。其聲明格式為：variable 變量名： 數據類型 約束條件：=表達式；例如：variable count: INTEGER RANCE 0 TO 255:=10。描述算術運算時，一般使用整數類型，但是使用整數很難表示未知或三態(tài)等邏輯狀態(tài)。 (6)時間(Time)時間是一個物理量，其格式如下： TYPE 數據類型名 Is 范圍； UNITS 基本單位； 單位； END UNITS； 例如，在STD庫中的STANDARD程序包中，如下定義時間類型： TYPE Time IS 2147483647 TO 2147483647； UNITS fs；ps=1000 fs；us=1000 ps；us=1000 ns；ms=1000 us；sec=1000 ms；min=60 sec；hr=60 min；END UNITS；2. IEEE預定義的標準邏輯數據類型VHDL的標準數據“BIT”類型是一個不可描述高阻狀態(tài)的邏輯數據類型，定義為該類型的數據對象的取值是0或1。(2)整數(Integer)和實數(Real)類型整數和實數類型在標準程序包中已定義。為了使整個設計保持一致的設計風格，建議采用關鍵字“DOWNTO”說明數組或向量。 屬性是上述項目的特征，通過預定義屬性描述語句可以得到預定義項目的有關值、功能、類型和范圍。 T′SUCC(n)：得到的值為T′VAL(T′POS(n)+1)。 A′LENGTH(n)：索引號n的區(qū)間的長度值。s′ACTIVE：若在當前模擬周期內該信號發(fā)生事件處理，返回TRUE：否則返回FALSE。 連 接 **注：（1） 其 中 ‘=’ 操 作 符 也 用 于 表 示 賦 值 操 作；（2） 連接運算符amp。 最常用的資源庫為IEEE庫，包含有IEEE標準的程序包，其中std_logic_1164是重要的程序包，大部分基于數字系統(tǒng)的程序包均以此程序包中所設定的標準為基礎。一個基本設計實體（Design Entity）由實體說明(Entity Declaration )和結構體 (Architecture Body)兩部分構成。 信 號 名: 端 口 信 號 名 在 實 體 中 必 須 是 唯 一 的216。 INOUT 信 號 是 雙 向 的 (既 可 以 進 入 實 體，也 可 以 離 開 實 體)252。 int: BUFFER std_logic。END logic。 變量賦值語句格式為：變量名：= 表達式；變量賦值僅用在進程、函數和過程中。 ELSIF 允許在一個語句中出現(xiàn)多重條件。 output: out std_logic )。 END CASE。 use 。 end archmux。 end archmux。ARCHITECTURE connect OF mux IS SIGNAL tmp1, tmp2, tmp3: BIT。順序描述語句按語句出現(xiàn)的次序順序執(zhí)行。這 里 進 程 mux 對 于 信 號 a, b, s 敏 感 ，無 論 何 時, 信 號 a, b 或 s 發(fā) 生 變 化, 進 程 中 的 語 句 將 被 重 新 賦 值 計 算。END PROC。END EXAMPLE。 END IF。 END Logic。doutdinen圖3 三態(tài)門程序如下： LIBRARY IEEE； USE IEEE．； ENTITY tri_gate IS PORT(din，en ： IN STD_LOGIC； Dout ： OUT STD_LOGIC)； END tri_gate； ARCHITECTURE example OF tri_gate IS BEGIN PROCESS (din，en) BEGIN IF en=′l′ THEN dout = din；ELSE dout =′Z′；END IF； END PROCESS；END example； 2. 用VHDL語言描述如圖所示的電路:cabm圖4 邏輯電路 ENTITY bine IS PORT(a，b，c：IN BIT； m：OUT BIT)；END bine； ARCHITECTURE example OF bine IS PROCESS(a， b， c) VARIABLE n： BIT； BEGIN IF a=′l′ THEN n：= b；ELSE n：= C；END IF； m = n； END PROCESS； END example；注：用進程描述組合電路時，將輸入信號a、b和c都寫到敏感列表中，保證每個輸入信號的變化均啟動該進程，引起輸出信號發(fā)生變化；否則未列入敏感列表的信號變化不啟動該進程，這意味著該進程描述的電路引入了鎖存器。inteqer range 0 to 15。3. PROCESS 沒 有 敏 感 表 BEGIN WAIT UNTIL clk’event AND clk = 39。此 時， 軟 件 會 產 生 一 個 如 下 圖 所 示 的 New VHDL Source 對 話 框：在 對 話 框 的 各 欄 中， 分 別 填 入 如 上 圖 所 示 的 信 息。end demo。039。 end if。 若 在 此 過 程 中 出 錯， 雙 擊 上 述 Synplify 窗 口 中 Source Files 欄 中 的 文 件 進 行 修 改 并 存 盤， 然 后 按 RUN 鈕 重 新 編 譯。設計示例：用VHDL編寫程序實現(xiàn)數字頻率計的控制4個十進制計數器在單位時間內計數、停止計數和清零等邏輯功能。 A0,B0,C0,D0,A1,B1,C1,D1:out std_logic。signal en,clr,m0,m1,m2:std_logic。) and rising_edge (xclk) ) then if( count0=1001) then count0=0000。 end if。139。 end if。 elsif((en=39。139。139。139。 if (countb0111) then en=39。C0=count0(2)。C2=count2(2)。:輸入/輸出信號名引腳屬性芯片的引腳編號XclkIn11ClkIn35A0Out15B0Out16C0Out17D0Out18A1Out19B1Out20C1Out21D1Outr22A2Out25B2Out26C2Out27D2Out28A3Out29B3Out30C3Out31D3out32打開Compile Design 的Compile Properties 對話框，在Pin ，然后單擊“確定”按紐。由于在本實驗中ispLSI101680的35腳是作為一個時鐘輸入信號使用的，因此需要通過編譯器控制參數將ispLSI101680的35腳定義為時鐘輸入腳，即在Compiler Properties對話框中將Y1端口定義為復位信號無效 ( □ Y1 as RESET )。 A3=count3(0)。 A1=count1(0)。 else en=39。 end if。 else count3=count3 + 39。 end if。) an