【正文】 如圖所示的電路:cabm圖4 邏輯電路 ENTITY bine IS PORT(a，b，c：IN BIT； m：OUT BIT)；END bine； ARCHITECTURE example OF bine IS PROCESS(a， b， c) VARIABLE n： BIT； BEGIN IF a=′l′ THEN n：= b；ELSE n：= C；END IF； m = n； END PROCESS； END example；注：用進程描述組合電路時，將輸入信號a、b和c都寫到敏感列表中，保證每個輸入信號的變化均啟動該進程，引起輸出信號發(fā)生變化；否則未列入敏感列表的信號變化不啟動該進程，這意味著該進程描述的電路引入了鎖存器。 設計時序電路1. D 型 鎖 存 器描述一個時鐘信號為clk，數(shù)據(jù)輸入信號為data，輸出信號為q的鎖存器。時鐘信號clk為高電平時，輸出信號q隨數(shù)據(jù)信號data變化而變化；為低電平時，輸出信號保持不變，電路處于鎖存狀態(tài)。程序如下：entity latch isport(data，clk：in bit；q：out bit)；end latch；architecture behave Of latch iSbeginprocess(clk，data)beginif（clk= ′1′）thenq=data；end if；end process；end behave；2. 上升沿觸發(fā)的D型觸發(fā)器帶有異步復位(reset，高電平有效)、異步置位(set，高電平有效)功能和上升沿觸發(fā)的D型觸發(fā)器。 程序如下： library ieee； use ieee．std_logic_1164．all； entity dff is port(d，clk，reset，set：in std_logic； q：out std_logic)； end dff； architecture async_set_reset of dff is BEGIN setreset：process(clk，reset，set) beginif reset= ′l′ then q= ′0′；elsif set= ′l′ then q= ′1′；elsif rising_edge(clk) then q= d；end if； end process setreset； end async_set_reset；程序中rising_edge(clk)表示如果輸入信號clk的上升沿來到時，將輸入信號d賦給輸出信號q。上升沿rising_edge和下降沿fallin_edge函數(shù)包含在標準庫ieee．std_logic_1164a11中，用于描述上升沿和下降沿有效的事件。3. J_K型觸發(fā)器帶有復位(clr,低電平有效)／置位(set，低電平有效)功能和上升沿觸發(fā)的JK型觸發(fā)器的程序如下； LIBRARY IEEE； USE IEEE．STD_LOGIC _1164．ALL； ENTITY jkff ISPORT (set，clr，clk，j，k ：IN STD_LOGIC；q，qb ：OUT STD_LOGIC)； END jkff ； ARCHITECTURE rtl OF jkff IS SIGNAL q_s， qb_s： STD_LOGIC； BEGIN PROCESS( set，clr，clk，j，k) BEGIN IF ( set =′0′) THEN q_s = ′l′； qb_s =′0′； 置位； ELSIF ( clr =′0′) THEN q_s = ′0′； qb_s = ′1′； 復位； ELSIF (clk．′ EVENT AND clk=′1′) THENIF (j =′0′) AND ( k =′1′) THEN q_s = ′0′； qb_s =′1′；ELSIF (j =′1′) AND ( k =′0′) THEN q_s = ′1′； qb_s =′0′；ELSIF (j=′1′) AND ( k=′1′) THEN q_s = NOT q_s； qb_s = NOT qb_s；END IF； END IF；q = q_s；qb = qb_s；END PROCESS； END rtl；4. 計數(shù)器用VHDL描述一個具有清零和計數(shù)允許功能的十進制計數(shù)器，輸入信號為clk，清零控制信號為clr(低電平有效)，計數(shù)允許控制信號為en(高電平有效)。程序如下： library ieee； use ieee．std _logic_1164．all； entity counter0 is port( clk，clr，en：in std_logic； count：out integer range 0 to 15)； end； architecture counter0_arch of counter0 is begin process(clk，clr) variable countl。inteqer range 0 to 15。 begin if(clr=′0′)thencountl:=0。 elsif rising_edge(clk)thenif(en=′l′) thenif countl=9 thencountl:=0； else countl：= countl+1； end if； end if； end if；count=countl；end process； end counter0 _arch； 5. 寄 存 器 ( Register ) 三 種 描 述 寄 存 器 的 方 法 1. PROCESS (clk,d) BEGIN IF (clk’event and clk=‘1’) THEN clk 的 上 升 沿 q = d。 END IF。 END PROCESS。2. PROCESS (clk,d) BEGINIF RISING_EDGE (clk) THEN q = d。 END IF。 END PROCESS。3. PROCESS 沒 有 敏 感 表 BEGIN WAIT UNTIL clk’event AND clk = 39。139。 必須是第一條 q = d。 語句 END PROCESS。第三章 ispDesignEXPERT中VHDL語言的設計方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語言是現(xiàn)在系統(tǒng)可編程邏輯器件的應用設計的功能。I. VHDL設計輸入的操作步驟Step1 在 ispDesignEXPERT System Project Navigator主窗口中，按File=New Project 菜單建立一個新的工程文件，此時會彈出如下圖所示的 對話框，在該對話框中的 Project Type 欄中，選擇 VHDL 類型，然后，將 該工程文件存盤為 。 step2 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，選 擇 Source=New 菜 單。 在 彈 出 的 New Source 對 話 框 中， 選 擇 VHDL Module 類 型。此 時， 軟 件 會 產 生 一 個 如 下 圖 所 示 的 New VHDL Source 對 話 框：在 對 話 框 的 各 欄 中， 分 別 填 入 如 上 圖 所 示 的 信 息。 按 OK 鈕 后， 進 入 文 本 編 輯 器 Text Editor 編 輯 VHDL 文 件。Step3 在 Text Editor中輸入如下用VHDL描述的二十進制計數(shù)器的程序，存盤返回到ispDesignEXPERT System Project Navigator 項目引導器窗口， in Project中。二十進制計數(shù)器程序及說明如下：library ieee。use 。use 。entity demo isport(clk,clr,en: in std_logic。 A,B,C,D,E: out std_logic)。end demo。architecture demo_arch of demo issignal count: std_logic_vector(4 downto 0)。begin A=count(0)。 B=count(1)。 C=count(2)。 D=count(3)。 E=count(4)。 process(clk,clr) Begin if(clr=39。039。) then 清零（clr）信號有效時， count=00000。 計數(shù)器清零 elsif rising_edge(clk) then 時鐘信號的上升沿觸發(fā) if(en=39。139。) then if(count=10011) then 計數(shù)到十進制的19時，再來 count=00000。 一個計數(shù)時鐘時，計數(shù)器從零開始計數(shù) else count=count+39。139。 計數(shù)值加1 end if。 end if。 end if。end process。end demo_arch。 圖5 VHDL 描述的二十進制計數(shù)器step4 選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側選擇Compile Design命令，（*.jed）。一般來講，第一次輸入的VHDL源程序時都可能存在語法和其他輸入方面的錯誤，此時可選擇菜單 Tools=Synplicity Synplify Synthesis，出現(xiàn)如下窗口。選 ，、綜合。 若 整 個 編 譯、 綜 合 過 程 無 錯 誤， 該 窗 口 在 綜 合 過 程 結 束 時 會 自 動 關 閉。 若 在 此 過 程 中 出 錯， 雙 擊 上 述 Synplify 窗 口 中 Source Files 欄 中 的 文 件 進 行 修 改 并 存 盤， 然 后 按 RUN 鈕 重 新 編 譯。Step5 編譯和綜合各步驟通過后，要形成可以將程序下載到實驗板上的*.jed文件，為此，在文本編輯軟件中按照程序編寫一個引腳鎖定文件（*.prn）,將程序中的輸入/輸出信號與實驗板上的ispLSI1016芯片的具體管腳一一對應。: In/out信號引腳屬性芯片引腳號ClkIn11ClrIn14EnIn24AOut15BOut16COut17DOut18Eout19此后，打開編譯設計文件的Compile Design的Compile Properties對話框，,然后單擊“確定”按