【正文】 個固定值，其一般格式為：CONSTANT 常量名：數(shù)據(jù)類型：=表達式；常量可在Library、Entity、Architecture、Process 中進行定義，其有效范圍也相應限定。符號“：=”表示直接賦值，用于指定信號的初始值。 變量count為整數(shù)類型，RANCE 0 TO 255是對類型INTEGER的附加限制，該語句一旦執(zhí)行，立即將初始值10賦予變量。1. 定義數(shù)據(jù)類型在std庫中有一個標準程序包，其中定義了一些預定義的數(shù)據(jù)類型。 (2)實數(shù)(Real) ~+。 (4)布爾(Boolean) 布爾數(shù)據(jù)類型經(jīng)常用于邏輯關系運算中，其取值只有TRUE或FALSE。在IEEE庫中的程序包STD_LOGIC_1164中定義了包含高阻(‘Z’)和不定(‘X’)狀態(tài)的標準邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。這種類型適合表示有限狀態(tài)機的狀態(tài)，有助于改善復雜電路的可讀性。在實際應用中，由于數(shù)據(jù)類型的取值范圍比較小，故應重新定義。這是因為不加約束范圍時，EDA開發(fā)軟件將該整數(shù)類型名的整數(shù)范圍定義為默認范圍，占用芯片內(nèi)部的資源非常多。向量最高位的下標值最大，并且處于向量的最左邊。 (4)實體、結構體、配置和程序包。預定義的屬性類型有：類型(TYPES)、數(shù)組、信號和字符串。 T′LOW：T中的最小值。 T′PRED(n)：得到的值為T′VAL(T′POS(n)1)。 A′RIGHT(n)：索引號n的區(qū)間的右端位置序號。 A′RANGE(n)：索引號n的區(qū)間的范圍。s′TRANSACTION：建立一個BIT類型的信號，當s每次改變時，該BIT信號翻轉(zhuǎn)。信號的活躍(ACTIVE)指信號值的任何變化。例如： 表示一個上升沿時鐘clk：clk′EVENT AND clk=′1′； ——一種方法NOT clk′STABLE AND clk=′1′； ——另—種方法 表示一個下降沿時鐘clk：clk′EVENT AND clk=′0′；. VHDL 運 算 符 VHDL 為 構 造 計 算 數(shù) 值 的 表 達 式 提 供 了 許 多 預 定 義 運 算 符。用于位的連接。），y(3) = a(1)， y(0)= b(0)。 一般使用程序包中的數(shù)據(jù)類或子程序時，需要首先聲名程序包所在的庫（使用LIBERARY語句）和程序包的名稱（使用USE語句, USE 語 句 后 跟 保 留 字 ALL, 表 示 使 用 庫/ 程 序 包 中 的 所 有 定 義。 前兩條語句表示打開IEEE標準庫中的std_logic_1164程序包中的所有資源。實體說明部分規(guī)定了設計單元的公共信息（輸入輸出端口信號或引腳），而結構體部分定義了設計單元具體的內(nèi)部特性。 … 端口名，端口名，…：模式 數(shù)據(jù)類型名。 屬 性: 它 包 括178。 端 口 模 式 (MODE) 有 以 下 幾 種 類 型：252。 BUFFER 信 號 輸 出 到 實 體 外 部, 但 同 時 也 在 實 體 內(nèi) 部 反 饋 VHDL語言有10種數(shù)據(jù)類型，在邏輯電路設計中可以用std_logic說明的位邏輯數(shù)據(jù)bit，也可以使用 std_logic_vector 說明的位矢量 bit_vector 。 clk,reset,oe: IN std_logic。 as: OUT std_logic )。例 結構體描述方法舉例 ENTITY logic IS PORT ( a,b : IN std_logic。ARCHITECTURE behavior of logic isBEGIN y = (a AND b)。END behavior。賦值符號也可為任何對象賦初值。else step = d。每一個“IF”語句都必須有一個對應的“END IF” 語句。例 CASE語句舉例 library ieee。 end mux。 WHEN 10 = output = c。 END PROCESS decode。在此主要講述常用的 WHENELSE 語句和 WITHSELECTWHEN 語句。 entity mux4 is port( a,b,c,d,I,j: IN std_logic。 begin s = Iamp。 WITHSELECTWHEN 語 句 選擇型信號賦值語句用于并行的信號賦值，其格式為：with 表達式 select 信號名 = 表達式1 when 條件1 else 表達式2 when 條件2 else 表達式3 when 條件3 else ┅表達式n1 when 條件n1 else 表達式n when 條件n else 注：WITHSELECTWHEN 必 須 指 明 所 有 互 斥 條 件例 WITHWHENELSE語句舉 例 四 選 一 多 路 開 關 (mux) library ieee。 x: out std_logic )。小結：幾種語句的比較 語句WithselectwhenWhenelseIfelseCasewhen選擇條件一個信號的不同值，互斥多個信號多種組合，不必互斥多個信號多種組合，不必互斥一個信號的不同值，互斥語句屬性并行并行順序順序用途編碼、譯碼、多路選擇器優(yōu)先編碼器，地址譯碼器優(yōu)先編碼器，地址譯碼器編碼、譯碼、多路選擇器， 結構體的子結構描述一個結構體可以用多個子結構組成, 有利于編程和查錯。Sel: IN BIT。BEGINcale:BLOCKBEGIN tmp1 = d0 AND sel。END BLOCK cale。進程語句的結構為： [ 進程名 ]：PROCESS（ 敏感信號1，敏感信號2，… ） BEGIN … END PROCESS。 else 定 義 一 段 進 程 x = b。 子 程 序在VHDL中子程序由一系列說明和語句組成，可調(diào)用其他子程序，其本身也可以嵌套子程序。過 程 能 返 回 多 個 變 量, 函 數(shù) 只 能 有 一 個 返 回 值.1. 過程語句 ( Procedure )結構如下：PROCEDURE 過程名（參數(shù)1：參數(shù)2：…） IS [定義語句]；（變量等定義）BEGIN [順序處理語句]；（過程處理語句）END 過程名注：過程中的輸入/輸出參數(shù)均應列在緊跟過程名的括號中。ARCHITECTURE EXAMPLE OF PROC ISPROCEDURE SIMPLE ( W,X,Y: IN BIT。SIMPLE (A(2),A(1),A(0),M(1))。2. 函數(shù)語句 ( Function )結構如下：FUNCTION 函數(shù)名（參數(shù)1：參數(shù)2：…）RETURN 數(shù)據(jù)類型名 IS[定義語句]。注：函數(shù)語句括號內(nèi)的所有參數(shù)都是輸入?yún)?shù)或輸入信號，函數(shù)必須以RETURN語句結束，并且返回一個值。 END Min；. 程 序 包 ( Package ) ( 了解 )程 序 包 ( Package )是設計中使用的子程序和公用數(shù)據(jù)類型集合，是一個可以選擇的設計單元，用于共享定義（信號、常數(shù)、數(shù)據(jù)、元件語句、函數(shù)和過程定義等）。程序包的結構為：PACKAGE 程序包名 IS[ 說明語句 ]；END 程序包名；PACKAGE BODY 程序包名 IS [ 說明語句 ]；END BODY；例 程序包舉例 包 頭 說 明 PACKAGE Logic IS TYPE Three_level_logic IS (‘0’,’1’,’z’)。 包 體 說 明 PACKAGE BODY Logic IS 下 面 是 函 數(shù) Invert 的 子 程 序 體 FUNCTION Invert ( input: Three_level_logic) RETURN Three_level_logic IS BEGIN CASE input IS WHEN ‘0’ = RETURN ‘1’。 END Invert。 設計時序電路1. D 型 鎖 存 器描述一個時鐘信號為clk，數(shù)據(jù)輸入信號為data，輸出信號為q的鎖存器。上升沿rising_edge和下降沿fallin_edge函數(shù)包含在標準庫ieee．std_logic_1164a11中，用于描述上升沿和下降沿有效的事件。 begin if(clr=′0′)thencountl:=0。2. PROCESS (clk,d) BEGINIF RISING_EDGE (clk) THEN q = d。139。I. VHDL設計輸入的操作步驟Step1 在 ispDesignEXPERT System Project Navigator主窗口中，按File=New Project 菜單建立一個新的工程文件，此時會彈出如下圖所示的 對話框，在該對話框中的 Project Type 欄中，選擇 VHDL 類型，然后，將 該工程文件存盤為 。 按 OK 鈕 后， 進 入 文 本 編 輯 器 Text Editor 編 輯 VHDL 文 件。use 。architecture demo_arch of demo issignal count: std_logic_vector(4 downto 0)。 D=count(3)。) then 清零（clr）信號有效時， count=00000。 一個計數(shù)時鐘時，計數(shù)器從零開始計數(shù) else count=count+39。 end if。一般來講，第一次輸入的VHDL源程序時都可能存在語法和其他輸入方面的錯誤，此時可選擇菜單 Tools=Synplicity Synplify Synthesis，出現(xiàn)如下窗口。Step5 編譯和綜合各步驟通過后，要形成可以將程序下載到實驗板上的*.jed文件，為此，在文本編輯軟件中按照程序編寫一個引腳鎖定文件（*.prn）,將程序中的輸入/輸出信號與實驗板上的ispLSI1016芯片的具體管腳一一對應。5． ，并選擇PV(Program amp。如下圖所示，xclk為待測的輸入信號，clk為8HZ標準信號，作為產(chǎn)生1秒信號的輸入信號。use 。 A2,B2,C2,D2,A3,B3,C3,D3:out std_logic)。signal count1:std_logic_vector(3 downto 0)。begin P1:process(xclk,en,clr) begin if(clr=39。039。 m0=39。 m0=39。 end process P1。 m1=39。) and falling_edge(m0) ) then if( count1=1001) then count1=0000。139。 end if。) then count2=0000。139。 else count2=count2 + 39。 end if。039。) and falling_edge(m2) ) then if( count3=1001) then count3=0000。 end if。 else countb=countb。 else clr = 39。139。 end process P5。D0=count0(3)。D1=count1(3)。D2=count2(3)。D3=count3(3)。須注意的是ispLSI101680的35腳既可作為一個輸入信號Y1，也可定義為復位信號（RESET），如果不加任何控制，在編譯適配軟件時，將Y1默認為系統(tǒng)復位端口