【正文】 鈕，完成引腳鎖定功能。step6 返回到ispDesignEXPERT System Project Navigator 項(xiàng)目引導(dǎo)器窗口，選中Source in Project源 程 序 區(qū) 中 的 ispLSI101680LJ44， 在主窗口右側(cè)選擇Compile Design命令。II. 下載熔絲圖文件為了下載熔絲圖文件到實(shí)驗(yàn)板的ispLSI101680PLCC44芯片中，執(zhí)行如下操作：1． 檢查實(shí)驗(yàn)板的編程接口電纜是否已連接到計(jì)算機(jī)的并行接口處，如未連好，文件存盤后關(guān)閉計(jì)算機(jī)，將接口電纜連接好后開機(jī)；2． 在ispDesignEXPERT System Project Navigator 左側(cè)的Source in Project窗口中，選中系統(tǒng)可編程邏輯器件ispLSI101680LJ44；3． 在右側(cè)的窗口中，雙擊系統(tǒng)可編程邏輯器件的ISP Daisy Chain Download(蓮花鏈?zhǔn)较螺d)命令，進(jìn)入程序下載操作；4． 雙擊LSC ISP Daisy Chain Download 系統(tǒng)中的SCAN按鈕開始掃描操作，查找用戶實(shí)驗(yàn)板上的ispLSI器件，如果計(jì)算機(jī)的并行接口和編程接口電纜連接以及編程接口電纜和用戶電路板的連接無誤，則程序?qū)@示用戶電路板的ispLSI集成電路的型號(hào)，然后提示Scan Board: successful。5． ，并選擇PV(Program amp。 Verify)選項(xiàng)；6． 按Ctrl+R組合鍵執(zhí)行下載操作，下載結(jié)束后，實(shí)驗(yàn)板上的5個(gè)發(fā)光二極管將開始計(jì)數(shù)顯示。第四章 設(shè)計(jì)示例本章通過一個(gè)具有一定應(yīng)用價(jià)值的實(shí)例，詳細(xì)介紹了用VHDL語言從輸入設(shè)計(jì)到編程可編程芯片的各個(gè)步驟，該實(shí)例設(shè)計(jì)已在ispDesignEXPERT開發(fā)系統(tǒng)中完成，并在TDS1型在系統(tǒng)可編程邏輯集成電路實(shí)驗(yàn)板上得到了驗(yàn)證，關(guān)于TDS1型在系統(tǒng)可編程邏輯集成電路實(shí)驗(yàn)板的電路原理可參見該系統(tǒng)的使用說明書。設(shè)計(jì)示例：用VHDL編寫程序?qū)崿F(xiàn)數(shù)字頻率計(jì)的控制4個(gè)十進(jìn)制計(jì)數(shù)器在單位時(shí)間內(nèi)計(jì)數(shù)、停止計(jì)數(shù)和清零等邏輯功能。如下圖所示，xclk為待測的輸入信號(hào)，clk為8HZ標(biāo)準(zhǔn)信號(hào)，作為產(chǎn)生1秒信號(hào)的輸入信號(hào)。D0A0為個(gè)位十進(jìn)制計(jì)數(shù)器的BCD碼輸出信號(hào)，D3A3為千位十進(jìn)制計(jì)數(shù)器的BCD碼輸出信號(hào)，為實(shí)驗(yàn)板上的LED數(shù)碼管驅(qū)動(dòng)電路提供輸入信號(hào)。D0A0D1A1D2A2D3A3Xclkclk 圖7 4位數(shù)字頻率計(jì)該程序由5個(gè)進(jìn)程組成，其中進(jìn)程P1P4分別描述4個(gè)十進(jìn)制計(jì)數(shù)器，進(jìn)程P5產(chǎn)生計(jì)數(shù)器的清零信號(hào)clr和計(jì)數(shù)允許信號(hào) en，源程序如下：library ieee。use 。use 。use 。entity freq is port (xclk,clk: in std_logic。 A0,B0,C0,D0,A1,B1,C1,D1:out std_logic。 A2,B2,C2,D2,A3,B3,C3,D3:out std_logic)。end。architecture example of freq issignal countb:std_logic_vector(3 downto 0)。signal count0:std_logic_vector(3 downto 0)。signal count1:std_logic_vector(3 downto 0)。signal count2:std_logic_vector(3 downto 0)。signal count3:std_logic_vector(3 downto 0)。signal en,clr,m0,m1,m2:std_logic。begin P1:process(xclk,en,clr) begin if(clr=39。039。) then count0=0000。 m0=39。039。 elsif((en=39。139。) and rising_edge (xclk) ) then if( count0=1001) then count0=0000。 m0=39。039。 else count0=count0 + 39。139。 m0=39。139。 end if。 end if。 end process P1。 P2:process(en,clr,m0) begin if(clr=39。039。) then count1=0000。 m1=39。039。 elsif((en=39。139。) and falling_edge(m0) ) then if( count1=1001) then count1=0000。 m1=39。039。 else count1=count1 + 39。139。 m1=39。139。 end if。 end if。 end process P2。 P3:process(en,clr,m1) begin if(clr=39。039。) then count2=0000。 m2=39。039。 elsif((en=39。139。) and falling_edge(m1) ) then if( count2=1001) then count2=0000。 m2=39。039。 else count2=count2 + 39。139。 m2=39。139。 end if。 end if。 end process P3。 P4:process(en,clr,m2) begin if(clr=39。039。) then count3=0000。 elsif((en=39。139。) and falling_edge(m2) ) then if( count3=1001) then count3=0000。 else count3=count3 + 39。139。 end if。 end if。 end process P4。 P5:process(clk) begin if(rising_edge (clk) )then countb=countb+39。139。 else countb=countb。 end if。 if (countb=0111) then clr = 39。039。 else clr = 39。139。 end if。 if (countb0111) then en=39。139。 else en=39。039。 end if。 end process P5。 A0=count0(0)。B0=count0(1)。C0=count0(2)。D0=count0(3)。 A1=count1(0)。B1=count1(1)。C1=count1(2)。D1=count1(3)。 A2=count2(0)。B2=count2(1)。C2=count2(2)。D2=count2(3)。 A3=count3(0)。B3=count3(1)。C3=count3(2)。D3=count3(3)。end example。完成上述程序的輸入設(shè)計(jì)文件并且編譯通過后，在ispDesignEXPERT Project Navigator 中選擇在系統(tǒng)可編程邏輯器件ispLSI101680PLCC44，編譯設(shè)計(jì)文件（Compile Design），如果要形成可以將程序下載到實(shí)驗(yàn)板的熔絲圖文件（.jed），還要在文本編輯軟件中按照程序編寫一個(gè)引腳鎖定文件（*.prn），將程序中的輸入/輸出信號(hào)與實(shí)驗(yàn)板上的ispLSI1016芯片的具體管腳一一對應(yīng)。:輸入/輸出信號(hào)名引腳屬性芯片的引腳編號(hào)XclkIn11ClkIn35A0Out15B0Out16C0Out17D0Out18A1Out19B1Out20C1Out21D1Outr22A2Out25B2Out26C2Out27D2Out28A3Out29B3Out30C3Out31D3out32打開Compile Design 的Compile Properties 對話框，在Pin ，然后單擊“確定”按紐。須注意的是ispLSI101680的35腳既可作為一個(gè)輸入信號(hào)Y1，也可定義為復(fù)位信號(hào)（RESET），如果不加任何控制，在編譯適配軟件時(shí)，將Y1默認(rèn)為系統(tǒng)復(fù)位端口。由于在本實(shí)驗(yàn)中ispLSI101680的35腳是作為一個(gè)時(shí)鐘輸入信號(hào)使用的，因此需要通過編譯器控制參數(shù)將ispLSI101680的35腳定義為時(shí)鐘輸入腳，即在Compiler Properties對話框中將Y1端口定義為復(fù)位信號(hào)無效 ( □ Y1 as RESET )。 最后，將生成的熔絲圖文件下載到實(shí)驗(yàn)板的isp LSI101680PLCC40芯片上，下載操作結(jié)束后，實(shí)驗(yàn)板上的4個(gè)LED數(shù)碼管（LED4LED1）應(yīng)顯示輸入信號(hào)的數(shù)字頻率。附 錄 一：VHDL 保留字: (用保留字作信號(hào)、變量等的名字時(shí)會(huì)產(chǎn)生錯(cuò)誤)SYN 源 文 件 設(shè) 計(jì) 項(xiàng) 目 管 理 文 件ABL源 文 件 ABEL 硬 件 描 述 語 言 源 文 件ABV源 文 件 測 試 向 量 描 述 文 件SCH源 文 件 電 路 原 理 圖 文 件VHD源 文 件VHDL 硬 件 描 述 語 言 源 文 件V源 文 件Verilog 硬 件 描 述 語 言 源 文 件PRN 源 文 件 引 腳 鎖 定 描 述 文 件 ( 用 電 路 圖 鎖 定 引 腳 時(shí) 為 中 間 文 件)PAR 源 文 件 適 配 器 控 制 參 數(shù) 文 件SYM 中 間 文 件 電 路 符 合 文 件EQ0 中 間 文 件 邏 輯 描 述 文 件 ( 由 ABL 編 譯 所 得)EQ1 中 間 文 件 簡 化 邏 輯 文 件 ( 由 EQ0 化 簡 所 得)EQ2中 間 文 件 帶 層 次 連 接 關(guān) 系 的 邏 輯 描 述 文 件EQ3中 間 文 件 經(jīng) 優(yōu) 化 的 邏 輯 描 述 文 件EQ4中 間 文 件 經(jīng) 反 復(fù) 優(yōu) 化 的 邏 輯 描 述 文 件TMV中 間 文 件 經(jīng) 編 譯 的 測 試 向 量 文 件TT2中 間 文 件 邏 輯 網(wǎng) 表 輸 出 文 件， 適 配 器 輸 入 文 件FXP中 間 文 件 邏 輯 布 局 結(jié) 果 文 件LST中 間 文 件 ABEL 源 文 件 的 列 表 文 件LOG中 間 文 件 運(yùn) 行 流 程 記 錄 文 件SIM中 間 文 件 仿 真 用 網(wǎng) 表 文 件JHD中 間 文 件 層 次 化 關(guān) 系 連 接 表 文 件JED 結(jié) 果 文 件 熔 絲 圖 文 件 ( JEDEC 文 件)REP結(jié) 果 文 件 GAL 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件RPT結(jié) 果 文 件 IspLSI 器 件 設(shè) 計(jì) 編 譯 報(bào) 告 文 件XRF結(jié) 果 文 件 信 號(hào) 和 節(jié) 點(diǎn) 簡 縮 名 稱 文 件ERR結(jié) 果 文 件 錯(cuò) 誤 報(bào) 告 文 件MFR結(jié) 果 文 件 頻 率 分 析 報(bào) 告 文 件TSU結(jié) 果 文 件 寄 存 器 建 立 和 保 持 時(shí) 間 報(bào) 告 文 件TPD結(jié) 果 文 件 TPD 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件TCO結(jié) 果 文 件 TCO 路 徑 延 時(shí) 時(shí) 間 報(bào) 告 文 件附錄二 ispDesignEXPERT System 文 件 后 綴 及 其 含 義34