55可編程時(shí)序邏輯電路-01(編輯修改稿)
2024-11-23 06:10 本頁面
【文章內(nèi)容簡介】 ? 價(jià)格較高 ? 門的利用率不高 (Programmable Logic Array) (3) PAL — 可編程陣列邏輯 I2 I1 I0 O2 O1 O 0 與 陣列 (可編程 ) 或 陣列 (固定 ) 優(yōu)點(diǎn)： ? 速度高 ? 價(jià)格低 ? 采用編程器現(xiàn)場 編程 缺點(diǎn)： ? 輸出方式固定 一次編程 (Programmable Array Logic) (4) GAL — 通用陣列邏輯 I2 I1 I0 O2 O1 O 0 與 陣列 (可編程 ) 或 陣列 (固定 ) 優(yōu)點(diǎn)： ? 具有 PAL 的功能 ? 采用邏輯宏單元 使輸出自行組態(tài) ? 功能更強(qiáng)，使用 靈活，應(yīng)用廣泛 (Generic Array Logic) 2. 按可編程和改寫方法分 PLD 編程方式 改寫方法 特點(diǎn)、用途 第一代 一次性掩模 （廠家） 不能改寫 固定程序、數(shù)據(jù)、函數(shù)表、字符發(fā)生器 第二代 編程器 (用戶 ) 紫外光擦除 先擦除，后編程 第三代 編程器 (用戶 ) 電擦除 擦除、編程同時(shí)進(jìn)行 第四代 在系統(tǒng)可編程 軟件 直接在目標(biāo)系統(tǒng)或線路板上編程 3. 按組合、時(shí)序分 組合型 PAL 組合 電路 PROM、 PLA 時(shí)序 電路 時(shí)序型 PAL GAL (也可實(shí)現(xiàn)組合電路 ) 二、 PLD的基本原理 PROM的原理已在第三章介紹，不贅述 (一 ) PAL的基本原理 1. 基本門陣列結(jié)構(gòu) 0 1 2 3 4 5 6 7 ? ? ? 31 0 1 2 3 4 5 6 7 O I1 輸 入 項(xiàng) 第一乘積項(xiàng)控制三態(tài)輸出 可編程與陣列 固定或門 2. PAL的異步 I/O輸出結(jié)構(gòu) IOi–1 Ii 0 13. PAL的寄存器輸出結(jié)構(gòu) Oi CP Ii D Q Q OE D 觸發(fā)器的輸出端引入反饋 , 能實(shí)現(xiàn)計(jì)數(shù)、移位等。 4. 組合型 PAL 0 1 2 3 4 5 6
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