確保信號完整性的電路板設(shè)計準(zhǔn)則(編輯修改稿)
2025-02-09 15:26 本頁面
【文章內(nèi)容簡介】 ，但是實際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節(jié)點的布線。要使 SI 最佳并保持電路板去耦，就應(yīng)該盡可能將接地層 / 電源層成對布放。如果只能有一對接地層 / 電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到 SI 問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。 4 、串?dāng)_和阻抗控制 來自鄰近信號線的耦合將導(dǎo)致串?dāng)_并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預(yù)期間距 ( 或者平行布線長度 ) 。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串?dāng)_限制在 100mV 以內(nèi)，卻要信號走線保持平行，你就可以通過計算或仿真，找到在任何給定布線層上信號之間的最小允許間距。同時，如果設(shè)計中包含阻抗重要的節(jié)點 ( 或者是時鐘或者專用高速內(nèi)存架構(gòu) ) ，你就必須將布線放置在一層 ( 或若干層 ) 上以得到想要的阻抗。 5 、重要的高速節(jié)點 延遲和時滯是時鐘布線必須考慮的關(guān)鍵因素。因為時序要求嚴(yán)格，這種節(jié)點通常必須采用端接器件才能達(dá)到最佳 SI 質(zhì)量。要預(yù)先確定這些節(jié)點，同時將調(diào)節(jié)元器件放置和布線所需要的時間加以計劃，以便調(diào)整信號完整性設(shè)計的指針。 、技術(shù)選擇 不同的驅(qū)動技術(shù)適于不同的任務(wù)。信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少？作為信號完整性設(shè)計的通用準(zhǔn)則，轉(zhuǎn)換速度越慢，信號完整性越好。 50MHz 時鐘采用 500ps 上升時間是沒有理由的。一個 23ns 的擺率控制器件速度要足夠快，才能保證 SI 的品質(zhì)，并有助于解決象輸出同步交換 (SSO) 和電磁兼容 (EMC) 等問題。 在新型 FPGA 可編程技術(shù)或者用戶定義 ASIC 中，可以找到驅(qū)動技術(shù)的優(yōu)越性。采用這些定制 ( 或者半定制 ) 器件，你就有很大的余地選定驅(qū)動幅度和速度。設(shè)計初期，要滿足 FPGA( 或 ASIC) 設(shè)計時間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。
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