【文章內(nèi)容簡介】 緩沖輸出端之間接一平衡網(wǎng)絡。若兩支路由于某種原因不平衡，則有一小電流通過網(wǎng)絡，從而消除時鐘歪斜。 FPGA設計與應用 異步接口 ◆ 互相同步的系統(tǒng) ◆ 互相異步的系統(tǒng) ◆ 握手發(fā)送數(shù)據(jù)的安全性 ◆ 同步系統(tǒng)的異步輸入 ◆ 亞穩(wěn)定性 ◆ 微處理器存儲器映射中的 FPGA FPGA設計與應用 異步接口 ◆ 互相同步的系統(tǒng) 我們要討論的第一種接口是普通的互相同步的兩個同步系統(tǒng)的接口。為了滿足這一類的條件，兩系統(tǒng)必須有一公共外部時鐘。用允許標志如圖所示，通知在兩系統(tǒng)之間傳送數(shù)據(jù)。允許信號在時鐘上升沿后經(jīng)過時鐘至 Q端的傳播時間變?yōu)橛行?，并保持有效至下一個時鐘上升沿之后時鐘至 Q端的時間。故它包含一有效時鐘邊緣 。 FPGA設計與應用 異步接口 ◆ 互相異步的系統(tǒng) 更為常見的一類異步接口是互相異步的兩個內(nèi)部同步的系統(tǒng)之間的接口。這時，重要的是，按照同步設計原理，處理請求的信號交換（握手）功能需要采用 R型觸發(fā)器，其應用示于圖中。 FPGA設計與應用 異步接口 ◆ 同步系統(tǒng)的異步輸入 本節(jié)討論一同步系統(tǒng)處理獨立的異步輸入的方法。若 FPGA只要求對單個異步到達的事件起響應，則存儲立即式請求觸發(fā)器，如圖所示的電路，比同步 R型觸發(fā)器更簡單。它由一 D型觸發(fā)器構成，其 D輸入端接到邏輯 “ 1”上，異步輸入連接到其時鐘端。 D型觸發(fā)器用于此目的比異步 RS觸發(fā)器更適合，因為自邊緣敏感 D型觸發(fā)器來的請求，在收到之后幾乎立刻就被接收系統(tǒng)用上節(jié)所述方法消除。另一方面，電平敏感異步 RS觸發(fā)器則要求輸入端上的激勵（它可能是邏輯電平的階躍變化）去掉才行。 FPGA設計與應用 異步接口 ◆ 握手發(fā)送數(shù)據(jù)的安全性 一般說來，圍繞握手過程的保護措施愈多，數(shù)據(jù)完整性愈大，但是系統(tǒng)性能愈低。當通過一異步接口發(fā)送數(shù)據(jù)時，數(shù)據(jù)錯誤概率可以小到忽略不計，但是要以系統(tǒng)帶寬作為代價。 FPGA設計與應用 異步接口 ◆ 微處理器存儲器映射中的 FPGA 使 FPGA和一微處理器通信的簡單方法是把它放在微處理器的存儲器映射中。微處理器，利用片選和寫允許（ WE）控制線，記入數(shù)據(jù)或查詢數(shù)據(jù)位置，就好像 FPGA是 RAM。 WE的上升沿使數(shù)據(jù)存儲在 FPGA輸入端的電平敏感鎖存器中，同時使一異步式請求觸發(fā)器置位。 FPGA設計與應用 異步接口 ◆ 亞穩(wěn)定性 用于對輸入數(shù)據(jù)流取樣的邊緣敏感觸發(fā)器，只要在有效時鐘邊緣的兩邊的臨界建立和保護時間中保持穩(wěn)定則將正確地鎖存數(shù)據(jù)。若在此期間輸入數(shù)據(jù)改變，則輸出將不能預測，產(chǎn)生所謂亞穩(wěn)定現(xiàn)象。觸發(fā)器在回到一邏輯狀態(tài)之前可能進入高電平和低電平之間的幾種亞穩(wěn)定序列之一，如圖所示。 FPGA設計與應用 總結與結論 當數(shù)字系統(tǒng)的復雜度進一步提高，數(shù)據(jù)流的速度要求進一步提升時， IC設計者就要很謹慎的考慮數(shù)字系統(tǒng)的時序問題，在對數(shù)字系統(tǒng)的定時關系進行準確的分析的基礎上掌握好同步技術是高水平的 IC設計者所必需的，也值得每個 FPGA設計者研讀。 FPGA設計與應用 第 5章 常見的 FPGA設計實例 移位寄存器設計實例 存儲器設計實例 計數(shù)器設計實例 狀態(tài)機設計實例 門禁系統(tǒng)設計實例 總結與結論 FPGA設計與應用 移位寄存器設計實例 ◆ m序列的產(chǎn)生和性質(zhì) ◆ 對具體某一信號的連續(xù)存儲 m序列是最常用的一種偽隨機序列，它是最長線性反饋移位寄存器序列的簡稱，是由帶線性反饋的移位寄存器產(chǎn)生的序列，并且具有最長周期。 在實際設計中，如密碼門、 ATM提款機一類需要手動輸入信息的地方，需要將某一具體信號進行連續(xù)存儲，常會使用到這種移位寄存器。 FPGA設計與應用 計數(shù)器設計實例 幾種實際應用的計數(shù)器電路。 （ 1） 跟蹤并計算某一信號出現(xiàn)的次數(shù) （ 2） 作控制信號的條件 有時某些控制信號是根據(jù)計數(shù)器的某種狀態(tài)的出現(xiàn)而發(fā)生改變， 計數(shù)器負責跟蹤另外一個信號，例如移位寄存器在先動作一拍的前 提下才進行下一步的操作，或在動作幾拍，或在另一個信號出現(xiàn)幾 次的情況下改變以前的動作狀態(tài)等情況。計數(shù)器在這種情況下起到 了過渡性作用。 FPGA設計與應用 狀態(tài)機設計實例 狀態(tài)機可以認為是組合邏輯和寄存器邏輯的特殊組合，它一般包括兩個部分：組合邏輯部分和寄存器部分。寄存器用于存儲狀態(tài)，組合電路用于狀態(tài)譯碼和產(chǎn)生輸出信號。狀態(tài)機的下一個狀態(tài)及輸出，不僅與輸入信號有關，而且還與寄存器當前所處的狀態(tài)有關。 狀態(tài)機有 3種表示方法：狀態(tài)圖、狀態(tài)表和流程圖。這 3種表示方法是等價的，相互之間可以轉換。其中狀態(tài)圖是最常用的一種表示方式。 FPGA設計與應用 存儲器設計實例 存儲器是數(shù)字系統(tǒng)的重要組成部分 ， 數(shù)據(jù)處理單元的處理結果需要存儲 ， 許多處理單元的初始化數(shù)據(jù)也需要存放在存儲器中 。 存儲器還可以完成一些特殊的功能 ， 如多路復用 、 速率變換 、 數(shù)值計算 、 脈沖成形 、特殊序列產(chǎn)生以及數(shù)字頻率合成等等 。 基本的存儲器類型有 RAM、 FIFO、 ROM這三種，由于通常的設計軟件提供相應的宏單元，設計者可以通過手工編程和利用宏模塊這二種方式來設計各種類型的存儲器。 FPGA設計與應用 門禁系統(tǒng)設計實例 圖 中 所示為一種門禁系統(tǒng)的原理圖 ， 其中的控制單元實際上是一個可以控制各個組件的狀態(tài)機 。它包括了一個 12輸入鍵盤 （ 數(shù)字 0－ ENT、 CLR） ， 只有一個 3個數(shù)字的組合才能打開門 。 用戶在輸入 3個數(shù)字的密碼后還要按下ENT鍵 ， 指示輸入的完成 。 CLR鍵可以清除用戶錯誤輸入的數(shù)據(jù) ，但必須在按下 ENT鍵之前 。 正確的密碼存儲在 12位的 DIP switch中 。系統(tǒng)最多可以允許 3次輸入錯誤 ，如果第 4次輸入錯誤 ， 系統(tǒng)會自動報警 。 只有 MASTER＿ RESET信號可以清除報警狀態(tài) ， 而且該信號同時也可以開門 ， 它和正確輸入密碼的作用是一樣的 。 FPGA設計與應用 總結與結論 通過對經(jīng)典實例的分析 ， 可以了解硬件設計中一些基本模塊如何通過FPGA得到實現(xiàn) 。 但僅僅掌握上述模塊的實現(xiàn)是遠遠不能滿足電子設計需求的 ， 更重要的是掌握設計方法：靈活運用 FPGA設計流程開展設計 ， 區(qū)別流程中各個部分的聯(lián)系與區(qū)別；養(yǎng)成良好的硬件描述語言編碼風格 ， 了解硬件描述語言與電路的對應關系 ， 提高設計的可維護性 、 可調(diào)試性；建立硬件意識 ， 區(qū)分 FPGA設計編碼與軟件設計編碼 ， 軟件設計編碼目的是為描述邏輯流程 ， FPGA設計編碼是描述電路結構 。 模塊設計是 FPGA設計的根本 ，熟練掌握模塊設計能夠為進一步利用 FPGA完成電子設計打好堅實的基礎 。 FPGA設計與應用 第 6章 FPGA的配置與編程 Altera FPGA配置與編程 Xillinx FPGA配置 總結與結論 FPGA設計與應用 Altera FPGA配置與編程 FPGA的配置與編程是將用戶經(jīng)過軟件設計與仿真驗證的功能電路寫入實際的FPGA芯片中的過程。所有的 FPGA芯片都需要經(jīng)過配置與編程才能實現(xiàn)用戶需要的功能。 FPGA上 nCONFIG的低到高變化表示配置過程的開始。配置過程包括三個階段：復位、配置和初始化。當nCONFIG為低時候，器件處于復位狀態(tài)。當器件結束復位狀態(tài)時， nCONFIG必須處于邏輯高電平，使器件釋放漏極開路的 nSTATUS管腳。一旦 nSTATUS被釋放，它就會被上拉電阻拉到高電平，此時 FPGA準備好開始接收配置數(shù)據(jù)。從配置開始之前到配置結束，所有的用戶 I/O管腳都處于高阻態(tài)。 FPGA設計與應用 Xillinx FPGA配置 Xillinx FPGA配置方式共有： JTAG或邊界掃描方式 (JTAG or Boundary Scan Mode)、 SelectMAP/Sla