【文章內(nèi)容簡介】 0 CS1 CS2 CS3 I/O 0 I/O 1 I/O 2 I/O 3 D ( 7 ~ 0 ) C S 0 : W r i t e 0 x 1 2 3 4 C S 1 : W r i t e 0 x 1 2 3 5 C S 2 : W r i t e 0 x 1 2 3 6 C S 3 : W r i t e 0 x 1 2 3 7 (92) 德霖技術(shù)學(xué)院 29 標(biāo)準(zhǔn)的順序邏輯設(shè)計 process (CLK) 加上設(shè)定功能的 D型暫存器 begin if RST=39。139。 then 以 RST做準(zhǔn)位觸發(fā) Q = 39。039。 復(fù)歸動作 elsif SET=39。139。 then 以 SET做準(zhǔn)位觸發(fā) Q = 39。139。 設(shè)定動作 elsif CLK39。event and CLK=39。139。 then 以 CLK做上緣觸發(fā) (從 0變 1) if EC=39。139。 then 以 EC準(zhǔn)位做同步脈波控制 Q = D。 儲存動作 end if。 end if。 end process。 宣告結(jié)束 CK D Q 基本的 D 型暫存器 CK D Q FPGA 中的標(biāo)準(zhǔn)暫存器 EC SET RST (92) 德霖技術(shù)學(xué)院 30 暫存器應(yīng)用實驗設(shè)計 ? 自由計數(shù)器 ? 實驗?zāi)＝M ? 輸出為 0時 LED燈亮： ? 輸出為 1時 LED燈熄。 查 表 處 理 X B 7 ~ 0 X A 3 ~ 0 自 由 計 數(shù) 器 13 28 29 35 38 X A ( 1 ) X A ( 2 ) X A ( 3 ) 39 40 44 45 X B ( 0 ) X B ( 1 ) X B ( 2 ) X B ( 3 ) 46 47 48 49 X B ( 4 ) X B ( 5 ) X B ( 6 ) X B ( 7 ) CLK + 5V X A ( 0 ) LED FPGA : XCS05 PC84 3 4MHz (92) 德霖技術(shù)學(xué)院 31 暫存器應(yīng)用實驗設(shè)計 ? 自由計數(shù)器 signal Q : STD_LOGIC_VECTOR (21 downto 0)。 宣告自由計數(shù)器 .... process (CLK) 順序邏輯開始 begin if CLK39。event and CLK=39。139。 then 上緣觸發(fā) Q = Q + 1。 正向計數(shù)器 end if。 end process。 順序邏輯結(jié)束 (92) 德霖技術(shù)學(xué)院 32 暫存器應(yīng)用實驗設(shè)計 ? 查表處理結(jié)構(gòu) XB = 11111110 when CNT=0000 else 11111100 when CNT=0001 else 11111000 when CNT=0010 else 11110000 when CNT=0011 else 11100000 when CNT=0100 else 11000000 when CNT=0101 else 10000000 when CNT=0110 else 00000000 when CNT=0111 else 00000001 when CNT=1000 else 00000011 when CNT=1001 else 00000111 when CNT=1010 else 00001111 when CNT=1011 else 00011111 when CNT=1100 else 00111111 when CNT=1101 else 01111111 when CNT=1110 else 11111111。 (92) 德霖技術(shù)學(xué)院 33 狀態(tài)程序處理 ? 組合邏輯 ? 將現(xiàn)在和下次狀態(tài)區(qū)分成兩組不同的訊號 ， 以消除回饋的架構(gòu) ? (OUT,NEXT) = function(IN,NOW)。 輸出和下次狀態(tài)由輸入和現(xiàn)在狀態(tài)決定 ? 狀態(tài)控制 CK Q CLK 輸入訊號 D 輸出訊號 現(xiàn)在狀態(tài) 下次狀態(tài) 組合邏輯 D 型暫存器 CLK 控制 EC (92) 德霖技術(shù)學(xué)院 34 狀態(tài)圖設(shè)計 ? 基本上先將所有的狀態(tài)列出 ， 每個狀態(tài)給一個編號 ，然後敘述： ? 在某狀態(tài)時 ， 輸出條件是什麼 ， 一一列出 。 ? 在某狀態(tài)時 ， 當(dāng)輸入訊號是如何時 ， 會跳到另一個狀態(tài) 。 ? 在某狀態(tài)時 ， 當(dāng)輸入訊號是如何時 ， 會維持原狀態(tài)不變 。 S0 S1 S2 S3 輸入 =X 輸入 =Y 輸入 =X 輸入 =Y 輸入 =Z 輸入 =Z 輸入 =Y 輸入 =X 輸入 =Y 輸出 ? 輸出 ? 輸出 ? 輸出 ? (92) 德霖技術(shù)學(xué)院 35 case – when 指令 process (NOW,DIN) process指令，卻是組合邏輯 begin case NOW is case指令開始， NOW是現(xiàn)在狀態(tài) when 00 = 當(dāng) NOW在 00狀態(tài)時， DOUT = 10。 DOUT輸出設(shè)為 10 if DIN=00 then 此時若 DIN輸入為 00時 NXT = 01。 下一狀態(tài) NXT將為 01 else 否則 NXT = 00。 下一狀態(tài)仍然維持 00 end if。 when 01 = 當(dāng) NOW在 01狀態(tài)時 ..... when 10 = 當(dāng) NOW在 10狀態(tài)時 ..... when others = 當(dāng) NOW在其他狀態(tài)時 ..... end case。 case指令結(jié)束 end process。 process指令結(jié)束 S=00 S=01 S=10 S=11 DIN=00 DIN=01 DIN=00 DIN=01 DIN=10 DIN=10 DIN=01 DIN =00 DIN=01 DO=0 DO=0 DO=0 DO=1 (92) 德霖技術(shù)學(xué)院 36 狀態(tài)圖的 VHDL程式撰寫 STATE_MACHINE : block 狀態(tài)控制宣告開始 begin process (CLK) 順序邏輯開始 begin if CLK39。event and CLK=39。139。 then CLK前緣觸發(fā) if EC=39。139。 then EC時鐘控制 NOW = NXT。 狀態(tài)更新動作 end if。 end if。 end process。 順序邏輯結(jié)束 process (NOW,DIN) 組合邏輯開始 begin case NOW is case指令開始 when “00” = 當(dāng)現(xiàn)在狀態(tài) NOW=00時， DOUT = 39。039。 DOUT=0 if DIN=00 then 若 DIN=00，則 S=00 S=01 S=10 S=11 DIN=00 DIN=01 DIN=00 DIN=01 DIN=10 DIN=10 DIN=01 DIN =00 DIN=01 DO=0 DO=0 DO=0 DO=1 NXT = 01。 下一狀態(tài) NXT將為 01 else 否則 NXT = 00。 下一狀態(tài)仍維持 00 end if。 when 01 = 當(dāng)現(xiàn)在狀態(tài) NOW=01時， DOUT = 39。039。 DOUT=0 if DIN=00 then 若 DIN=00，則 NXT = 10。 下一狀態(tài) NXT將為 10 elsif DIN=10 then 否則若 DIN=10，則 NXT = 11。 下一狀態(tài) NXT將為 11 else 否則 NXT = 01。 下一狀態(tài)仍維持 01 end if。 when 10 = 當(dāng)現(xiàn)在狀態(tài) NOW