東北大學(xué)電子技術(shù)基礎(chǔ)—第7章可編程邏輯器(編輯修改稿)
2025-06-18 03:36 本頁面
【文章內(nèi)容簡介】 端。另一個是低有效輸出端，即反極性輸出端。 AAA① 輸入緩沖器和反饋緩沖器 ?與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二者之間的區(qū)別。 ?輸入緩沖器和反饋緩沖器輸出只有 0、 1兩個邏輯狀態(tài)。而輸出三態(tài)緩沖器除了有 0、 1兩個邏輯狀態(tài)外，還有一個稱為高阻 (Z)的狀態(tài)。 AAA② 輸出極性可編程的異或門 ?在 PLD中為了實現(xiàn)輸出極性可編程 ， 常采用圖 (a)所示的異或門結(jié)構(gòu) 。 PPQ ??? 10當(dāng)熔絲燒斷，異或門輸出極性為低有效，即 否則異或門輸出高有效 Q0=P⊕ 0=P。 Q0PRVD D熔 絲Q0P( a )② 輸出極性可編程的異或門 ?圖 (b)是編程后熔絲保留，輸出極性編程為高有效。 圖 (c)是編程熔絲燒斷，輸出極性編程為低有效。 PQ0= P + 1 = P( c )Q0= P + 0 = PP( b )③ 地址選擇可編程的數(shù)據(jù)選擇器 ?地址選擇可編程的數(shù)據(jù)選擇器如圖 712所示。 M U XM U X( b )( a )M U XM U X圖 7 1 2 地 址 選 擇 可 編 程 數(shù) 據(jù) 選 擇 器 P L D 表 示地址選擇端編程后，若列線與行線相接且接地，其輸入為邏輯 0。否則，列線與行線斷開其輸入為邏輯 1。 二選一數(shù)據(jù)選擇器 四選一數(shù)據(jù)選擇器 根據(jù)編程情況，地址選擇端的輸入有 00， 01， 10， 11四種情況。 ④ 可編程數(shù)據(jù)分配器的邏輯表示 ?可編程邏輯分配器如圖 713所示 。 乘 積 項 簇到 n 1到 n 2來 自 n 1到 n + 1來 自 n + 1來 自 n + 2去 n 號 宏 單 元RR熔 絲 1熔 絲 2VD DVD DS1 S0圖 713 可編程邏輯分配器 圖中的核心部分是可編程邏輯分配器 可編程熔絲 S1S0的不同編程值，使乘積項簇分別被分配到 n+1號、 n號、 n1號、 n2號宏單元。 FUSE1正常時 (默認狀態(tài) )不熔斷，乘積項簇的信號傳不到 n號宏單元。 若編程后 FUSE1熔斷，乘積項簇信號可以傳到 n號宏單元。 如果 FUSE2熔斷，異或門反極性傳輸，否則異或門原極性傳輸，n號宏單元接收信號與乘積項簇信號同相。 ⑤ 激勵方式可編程的時序記憶單元的 PLD表示 ?時序記憶單元有二種 ， 即鎖存器和觸發(fā)器 。 ?輸出的狀態(tài)只受輸入激勵信號控制的時序記憶單元是鎖存器 。 ?只有在時鐘信號控制下才能得到受輸入激勵信號決定的相應(yīng)輸出狀態(tài)的時序記憶單元是觸發(fā)器 。 ?二種時序記憶單元的根本區(qū)別是輸出狀態(tài)的變化是否取決于時鐘信號的控制 。 ⑤ 激勵方式可編程的時序記憶單元的 PLD表示 ?圖 714是激勵方式可編程的時序記憶單元的 PLD表示 。 D Q C L K R / LR e s e t?通過編程，使 R/L端為 0， Q端的輸出狀態(tài)只與激勵信號有關(guān)并受 D決定，圖所示電路為 D鎖存器。 通過編程，若使 R/L端為 1，電路只有在時鐘脈沖信號 CLK的驅(qū)動下， Q端的狀態(tài)變化受 D端的激勵信號決定，該電路具有 D觸發(fā)器功能。 ⑥ PLD中與陣列的缺省表示 ?在 PLD器件與陣列中?？吹綀D 715中給出的幾種表示。輸出為 Z1的與門 4個輸入變量全部被編程后輸入， 4個交叉點均畫 。因此， 01 ????? BBAAZZ1= 0Z3= 1ABZ2= 0圖 7 1 5 P L D 中 與 陣 列 的 默 認 表 示⑥ PLD中與陣列的缺省表示 02 ????? BBAAZ同理： Z2為 Z1的缺省表示。這時的陣列交叉點上均未畫 ，而在與門符號內(nèi)卻畫有 ， 。 Z1= 0Z3= 1ABZ2= 0圖 7 1 5 P L D 中 與 陣 列 的 默 認 表 示⑥ PLD中與陣列的缺省表示 ?輸出為 Z3的與門輸入陣列交叉點上無 ，與門符號內(nèi)也無 ，這是浮動狀態(tài)的邏輯表示。浮動輸入狀態(tài)代表與陣列編程后熔絲全部熔斷， 4個輸入全都不同與門相接，相當(dāng)與門輸入懸空，與門輸出為高電平，即輸出邏輯“ 1” Z1= 0Z3= 1ABZ2= 0圖 7 1 5 P L D 中 與 陣 列 的 默 認 表 示⑦ 雙向輸入 /輸出和反饋輸入的邏輯表示 ?雙向輸入 /輸出和反饋輸入結(jié)構(gòu)是 PLD結(jié)構(gòu)的特點之一 ， 乘積項 Pn+1為三態(tài)輸出緩沖器的使能端控制信號 。 ??P1Pn?Pn + 11n n + 1I OmSm( a )I1In1 Sm Sm SmI Om( o u t p u t )( b )Feedback=Sm ⑦ 雙向輸入 /輸出和反饋輸入的邏輯表示 ?由于各陣列交叉點全打有 ， 所以 n+1號與門輸出為邏輯 “ 0”， 三態(tài)輸出緩沖器禁止 ， 其輸出為高阻 。 ??P1Pn?Pn + 11n n + 1I OmSm( a )I1InSmI Om( i n p u t )( b )0 高阻 加到與陣列上 ⒉ 邏輯陣列的 PLD表示法應(yīng)用舉例 ?二位串行進位加法器的原理框圖如圖 718(a)所示 。 C1 ( 7 )F AF AA1B1 ( 3 )( 4 ) A0 B0 ( 1 )( 2 ) C 1 ( 5 ) S1C0 S0( 9 ) ( 6 ) ( 8 ) ( a )輸入 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS輸入 輸出1ii1iiiii ?? ??? CBCABAC?其陣列表示如圖 718(b)所示 。 ⒉ 邏輯陣列的 PLD表示法應(yīng)用舉例 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS1ii1iiiii ?? ??? CBCABACA0( 1 )B0( 2 )A1( 3 )B1( 4 )C 1C0C1S0S11234 5678 91 01 1 1 21 31 41 5 1 6( 5 )( 6 )( 7 )( 8 )( 9 )( b ) 1 2 3 4 5 6 7 8 9 1 0 1 1 1 2 1 3 1 4 1 5 1 6 通用陣列邏輯 GAL ?⒈ GAL (Generic Array Logic)的結(jié)構(gòu)及其工作原理 GAL的基本陣列結(jié)構(gòu) GAL的工作模式和邏輯組態(tài) GAL16V8的編程 GAL22V10介紹 ?⒉ VHDL語言介紹 ?⒊ GAL應(yīng)用舉例 通用陣列邏輯 GAL ?⒈ GAL的結(jié)構(gòu)及其工作原理 ⑴ GAL的基本陣列結(jié)構(gòu) 通用型 GAL16V8的電路結(jié)構(gòu) GAL16V8的結(jié)構(gòu)控制字 GAL16V8的 OLMC ⑵ GAL的工作模式和邏輯組態(tài) ⑶ GAL16V8的編程 ⑴ GAL的基本陣列結(jié)構(gòu) ?圖 719給出 GAL的基本結(jié)構(gòu)框圖。 可 編 程 與 陣 列可編程宏單元 固 定 或 陣 列I2I1I0 O2O1O0圖 7 1 9 G A L 的 基 本 陣 列 結(jié) 構(gòu) 框 圖I / C L KG N D１２３４５６７８９1 01 11 21 31 41 51 61 71 81 92 0V c cI / O EOC/ OR/ II( b )（ a ）1 91 81 71 61 51 41 31 21 1100 327831 51 642 32 453 13 264 03 974 74 885 65 596 3C KO L M C( 1 9 )O L M C( 1 8 )O L M C
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