【正文】 PLD供應(yīng)商之一 ? FPGA的發(fā)明者，最大的 PLD供應(yīng)商之一 ? ISP技術(shù)的發(fā)明者 ? 提供軍品及宇航級產(chǎn)品 概 述 ?可編程專用集成電路 ASIC(Application Specific Integrated Circuit) 是面向用戶特定用途或特定功能的大規(guī)模、超大規(guī)模集成電路。 可編程 ASIC的一般開發(fā)步驟 ?設(shè)計(jì)輸入 (entry) ?功能模擬 (function simulation) ?邏輯分割 (partitioning) ?布局和布線 (place and routing) ?時(shí)間模擬 (timing simulation) ?寫入下載數(shù)據(jù) (download) ASIC開發(fā)步驟流程圖 狀 態(tài) 機(jī) 輸 入邏 輯 圖 輸 入波 形 輸 入H D L 輸 入設(shè) 計(jì) 輸 入功 能 模 擬邏 輯 分 割時(shí) 間 模 擬編 程 下 載設(shè) 計(jì) 輸 入布 局 布 線器 件 驗(yàn) 證YNNY圖 7 1 A S I C 開 發(fā) 步 驟 流 程 圖TOP— DOWN設(shè)計(jì)思想 ?自頂向下 （ TOP— DOWN） 設(shè)計(jì)首先是從系統(tǒng)級開始入手 。 BOTTOM— UP設(shè)計(jì)思想 ?設(shè)計(jì)樹最末枝上的單元要么是已經(jīng)制造出的單元，要么是已經(jīng)開發(fā)成功的單元，或者是可以買得到的單元。例如 2輸入與非門 7400、 74LS00，74S00，功能相同，但是傳輸延時(shí)，功耗不相同。 例如 ， 假設(shè)要研究圖 73中１位全加器 FA1的工作情況 ， 需要觀察完整系統(tǒng)模擬時(shí)的信號 x1的值 。 一個(gè)層次設(shè)計(jì)中最底層的元件或模塊必須首先進(jìn)行模擬仿真 ， 當(dāng)其工作正確之后 ， 再進(jìn)行高一抽象級別模塊的模擬仿真 。 ( a ) ( b ) ( c )?(a)表示實(shí)體連結(jié)，就是行線和列線在這個(gè)交叉點(diǎn)處實(shí)在連接，這個(gè)交叉點(diǎn)是不可編程點(diǎn)，在交叉點(diǎn)處打上實(shí)心點(diǎn)。編 程后可在編程點(diǎn)上仍打有 ，這時(shí)的 表示可編程點(diǎn)被編程后熔絲接通。 F(A， B， C)=0。而輸出三態(tài)緩沖器除了有 0、 1兩個(gè)邏輯狀態(tài)外，還有一個(gè)稱為高阻 (Z)的狀態(tài)。 二選一數(shù)據(jù)選擇器 四選一數(shù)據(jù)選擇器 根據(jù)編程情況，地址選擇端的輸入有 00， 01， 10， 11四種情況。 ?只有在時(shí)鐘信號控制下才能得到受輸入激勵(lì)信號決定的相應(yīng)輸出狀態(tài)的時(shí)序記憶單元是觸發(fā)器 。這時(shí)的陣列交叉點(diǎn)上均未畫 ，而在與門符號內(nèi)卻畫有 ， 。 GAL的輸出電路可編程。 ?它們與工作模式的關(guān)系如表 73所示 。 ?用單個(gè)乘積項(xiàng)控制輸出緩沖器 (寄存器和組合配置 )。其軟件程序必須符合某一可編程邏輯設(shè)計(jì)語言的語法規(guī)范。 選擇目標(biāo)器件的制造廠家、型號進(jìn)行器件匹配。 ⑶ GAL的開發(fā)流程 (開發(fā)步驟 ) 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) 2 01 91 81 61 71 51 41 31 21 1124567891 0G N D圖7 3 0 用 G A L 1 6 V 8 代 替基 本 邏 輯 門 引 腳 配 置 圖bc d e m n p qhVC Cauvwxyji3z用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ?LIBRARY IEEE。 ? attribute LOC of b: signal is p1。 ? attribute LOC of h: signal is p9。 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ?architecture arch_Gate of example1 is ?begin ?u=not a。 ?use 。 ? attribute LOC of s: signal is p3。 ? attribute LOC of qa: signal is p15。139。 then ?qa=q(0)。Z39。 ?end if。 ?else ?y=39。Z39。 用 GAL實(shí)現(xiàn)組合 時(shí)序混合邏輯電路 ?process(oe) ?begin ?if oe=39。 ?begin ?x1= (a and s) or (not s and b)。 ? attribute LOC of x1: signal is p18。 ? attribute LOC of clk: signal is p1。 ?end arch_Gate。 ? attribute LOC of z0: signal is p13。 ? attribute LOC of p: signal is p7。 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? attribute LOC :string。 ⑶ GAL的開發(fā)流程 (開發(fā)步驟 ) ?④ 實(shí)際功能驗(yàn)證 將芯片從編程器取下，放到實(shí)驗(yàn)電路中或?qū)嶋H工作的系統(tǒng)中進(jìn)行實(shí)際功能驗(yàn)證，如果功能正確，說明開發(fā)工作結(jié)束。 ?③ 器件編程 在專用的軟件系統(tǒng)環(huán)境下，啟動(dòng)編程器，使計(jì)算機(jī)和編程器進(jìn)行通信。在寄存器配置下，極性的改變發(fā)生在 D觸發(fā)器的輸出端，而不是在輸入端。 ?22V10的每個(gè)輸出宏單元可配置成有 (或沒有 )寄存器。 ?用戶通過輸出引腳定義方程確定 OLMC的工作模式 。 ⒉ 邏輯陣列的 PLD表示法應(yīng)用舉例 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS1ii1iiiii ?? ??? CBCABACA0( 1 )B0( 2 )A1( 3 )B1( 4 )C 1C0C1S0S11234 5678 91 01 1 1 21 31 41 5 1 6( 5 )( 6 )( 7 )( 8 )( 9 )( b ) 1 2 3 4 5 6 7 8 9 1 0 1 1 1 2 1 3 1 4 1 5 1 6 通用陣列邏輯 GAL ?⒈ GAL (Generic Array Logic)的結(jié)構(gòu)及其工作原理 GAL的基本陣列結(jié)構(gòu) GAL的工作模式和邏輯組態(tài) GAL16V8的編程 GAL22V10介紹 ?⒉ VHDL語言介紹 ?⒊ GAL應(yīng)用舉例 通用陣列邏輯 GAL ?⒈ GAL的結(jié)構(gòu)及其工作原理 ⑴ GAL的基本陣列結(jié)構(gòu) 通用型 GAL16V8的電路結(jié)構(gòu) GAL16V8的結(jié)構(gòu)控制字 GAL16V8的 OLMC ⑵ GAL的工作模式和邏輯組態(tài) ⑶ GAL16V8的編程 ⑴ GAL的基本陣列結(jié)構(gòu) ?圖 719給出 GAL的基本結(jié)構(gòu)框圖。輸出為 Z1的與門 4個(gè)輸入變量全部被編程后輸入， 4個(gè)交叉點(diǎn)均畫 。 ⑤ 激勵(lì)方式可編程的時(shí)序記憶單元的 PLD表示 ?時(shí)序記憶單元有二種 ， 即鎖存器和觸發(fā)器 。 M U XM U X( b )( a )M U XM U X圖 7 1 2 地 址 選 擇 可 編 程 數(shù) 據(jù) 選 擇 器 P L D 表 示地址選擇端編程后，若列線與行線相接且接地，其輸入為邏輯 0。 AAA① 輸入緩沖器和反饋緩沖器 ?與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二者之間的區(qū)別。圖 (b)是 PLD表示。 ① PLD中陣列交叉點(diǎn)的邏輯表示 ?PLD邏輯陣列中交叉點(diǎn)的連接方式采用圖77所示的幾種邏輯表示。 層次化設(shè)計(jì)的模擬 ?圖６給出的是用總線表示的波形 。 P i n A(3 : 0)P i n S( 3 : 0)P i n B( 3 : 0)A( 3 : 0)B( 3 : 0)S( 3 : 0)F A 4( b )每個(gè)多重引腳代表一組相關(guān)信號的集合，允許把總線直接聯(lián)接到模塊的引腳上，但是必須清楚每條總線代表的是 4個(gè)信號的聯(lián)接。 A d d e rM o d u l e :F A 4K e y p a di n p u tS t o r a g er e g i s t e rD i s p l a yd i r v e ra d d 0M o u d l e : F A 1a d d 1M o u d l e : F A 1a d d 2M o u d l e : F A 1a d d 3M o u d l e :F A 1a0b0a1a2a3b1b2b3s0s1s2s3G N DN C畫層次原理圖 ?構(gòu)成一位全加器的各個(gè)邏輯門及其信號線也要起一個(gè)名，它們