【正文】 畫層次原理圖類似于用邏輯門符號畫一個邏輯圖，先將選用的模塊符號和連結(jié)器符號放在畫頁上，然后用連線將它們連結(jié)起來，最后將選用的符號名放在相應(yīng)的模塊及其結(jié)點上。 設(shè)計庫及庫元件 ?設(shè)計庫中比較高級的模塊一般由兩個模型構(gòu)成： 模塊的圖形符號 模塊的功能模型 ?圖形符號在建立原理圖時使用，功能模型在邏輯模擬仿真時使用。 ?自底向上 (BOTTOM— UP)的設(shè)計過程采用的全是標(biāo)準(zhǔn)單元，通常比較經(jīng)濟。 雖然 TOP— DOWN的設(shè)計過程是理想的 ， 但它的缺點是得到的最小可實現(xiàn)的物理單元不標(biāo)準(zhǔn) ， 成本可能較高 。 把系統(tǒng)分成若干基本單元模塊 ， 然后再把作為基本單元的這些模塊分成下一層的子模塊 。 按制造技術(shù)和編程方式進行分類 ?熔絲或反熔絲編程器件－－ Actel的 FPGA器件 體積小，集成度高，速度高，易加密，抗干擾，耐高溫 只能一次編程，在設(shè)計初期階段不靈活 ?SRAM－－大多數(shù)公司的 FPGA器件 可反復(fù)編程，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu) 每次上電需重新下載，實際應(yīng)用時需外掛 EEPROM用于保存程序 ?EEPROM－－大多數(shù) CPLD器件 可反復(fù)編程 不用每次上電重新下載，但相對速度慢，功耗較大 可編程 ASIC的編程方式 ?可編程 ASIC的編程方式有兩種： 采用專用編程器進行編程 在系統(tǒng)編程 甩掉了專用編程器 ， 而且也不用將芯片從電路系統(tǒng)取下 ， 只利用計算機和一組下載電纜就可以在系統(tǒng)編程 。 ?分類：按功能分為數(shù)字的、模擬的、數(shù)字和模擬混和三種。按制造方式分為全定制、半定制 ASIC、可編程三種。 ?Lattice和 Xilinx等幾家大公司現(xiàn)在都有在系統(tǒng)可編程 ASIC產(chǎn)品 。 頂 層 模 塊模 塊 A 模 塊 B 模 塊 C模 塊 A 1 模 塊 A 2 模 塊 B 1 模 塊 B 2 模 塊 C 1 模 塊 C 2 模 塊 C 3圖 72topdown設(shè)計圖 TOP— DOWN設(shè)計思想 ?采用 TOP— DOWN層次結(jié)構(gòu)化設(shè)計方法 ， 設(shè)計者可在一個硬件系統(tǒng)的不同層次的模塊下進行設(shè)計 。 BOTTOM— UP設(shè)計思想 ?BOTTOM— UP層次結(jié)構(gòu)化設(shè)計是 TOP—DOWN設(shè)計的逆過程。 ?但完全采用自底向上的設(shè)計有時不能完全達到指定的設(shè)計目標(biāo)要求。 設(shè)計庫及庫元件 ?模塊的功能模型可以是邏輯圖形式，也可以是 VHDL描述的，還可以是真值表或邏輯方程式描述的。 ?選用符號名要注意遵循以下規(guī)則：一般把在一個層次原理圖中所使用的模塊的每一個拷貝叫做這個模塊的例化。 A d d e rM o d u l e :F A 4K e y p a di n p u tS t o r a g er e g i s t e rD i s p l a yd i r v e ra d d 0M o u d l e : F A 1a d d 1M o u d l e : F A 1a d d 2M o u d l e : F A 1a d d 3M o u d l e :F A 1a0b0a1a2a3b1b2b3s0s1s2s3G N DN C畫層次原理圖 ?構(gòu)成一位全加器的各個邏輯門及其信號線也要起一個名，它們的名字分別是 Ｘ Ｘ A A AR1。 因此 ， 要監(jiān)視全加器 add2這個例化中信號線 x1的時候 ， 這個信號名應(yīng)該寫成 Adder／ add2：x1通過上述的書寫規(guī)則 ， 就可指定頂層模塊中adder中的模塊 add2的信號 x1， 這個起名規(guī)則可以擴展到任何一個層次 。 P i n A(3 : 0)P i n S( 3 : 0)P i n B( 3 : 0)A( 3 : 0)B( 3 : 0)S( 3 : 0)F A 4( b )每個多重引腳代表一組相關(guān)信號的集合，允許把總線直接聯(lián)接到模塊的引腳上，但是必須清楚每條總線代表的是 4個信號的聯(lián)接。 層次化設(shè)計的模擬 ?在模擬仿真時 ， 首先要將模塊用相應(yīng)的電路來代替 ， 稱為展平 ， 展平工作一直做到最底層模塊都用基本的邏輯門實現(xiàn)為止 。 層次化設(shè)計的模擬 ?圖６給出的是用總線表示的波形 。 ( a ) ( b ) ( c )??(b)表示可編程連接。 ① PLD中陣列交叉點的邏輯表示 ?PLD邏輯陣列中交叉點的連接方式采用圖77所示的幾種邏輯表示。 ( a ) ( b ) ( c )?熔絲燒斷的可編程點上的 消失，行線和列線不相接，這種情況用圖 (c)表示。圖 (b)是 PLD表示。 熔絲+VC CR( c )AABBCCF ( A , B , C ) = A B CA A B B C C( d )F ( A，B，C ) =A B C② PLD中與陣列和或陣列的邏輯表示 ?可編程或陣列，其構(gòu)成原理與可編程的與陣列相同。 AAA① 輸入緩沖器和反饋緩沖器 ?與曾經(jīng)學(xué)過的輸出三態(tài)緩沖器不同，注意二者之間的區(qū)別。 PPQ ??? 10當(dāng)熔絲燒斷，異或門輸出極性為低有效，即 否則異或門輸出高有效 Q0=P⊕ 0=P。 M U XM U X( b )( a )M U XM U X圖 7 1 2 地 址 選 擇 可 編 程 數(shù) 據(jù) 選 擇 器 P L D 表 示地址選擇端編程后，若列線與行線相接且接地，其輸入為邏輯 0。 乘 積 項 簇到 n 1到 n 2來 自 n 1到 n + 1來 自 n + 1來 自 n + 2去 n 號 宏 單 元RR熔 絲 1熔 絲 2VD DVD DS1 S0圖 713 可編程邏輯分配器 圖中的核心部分是可編程邏輯分配器 可編程熔絲 S1S0的不同編程值，使乘積項簇分別被分配到 n+1號、 n號、 n1號、 n2號宏單元。 ⑤ 激勵方式可編程的時序記憶單元的 PLD表示 ?時序記憶單元有二種 ， 即鎖存器和觸發(fā)器 。 ⑤ 激勵方式可編程的時序記憶單元的 PLD表示 ?圖 714是激勵方式可編程的時序記憶單元的 PLD表示 。輸出為 Z1的與門 4個輸入變量全部被編程后輸入， 4個交叉點均畫 。浮動輸入狀態(tài)代表與陣列編程后熔絲全部熔斷， 4個輸入全都不同與門相接，相當(dāng)與門輸入懸空，與門輸出為高電平，即輸出邏輯“ 1” Z1= 0Z3= 1ABZ2= 0圖 7 1 5 P L D 中 與 陣 列 的 默 認(rèn) 表 示⑦ 雙向輸入 /輸出和反饋輸入的邏輯表示 ?雙向輸入 /輸出和反饋輸入結(jié)構(gòu)是 PLD結(jié)構(gòu)的特點之一 ， 乘積項 Pn+1為三態(tài)輸出緩沖器的使能端控制信號 。 ⒉ 邏輯陣列的 PLD表示法應(yīng)用舉例 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS1ii1iiiii ?? ??? CBCABACA0( 1 )B0( 2 )A1( 3 )B1( 4 )C 1C0C1S0S11234 5678 91 01 1 1 21 31 41 5 1 6( 5 )( 6 )( 7 )( 8 )( 9 )( b ) 1 2 3 4 5 6 7 8 9 1 0 1 1 1 2 1 3 1 4 1 5 1 6 通用陣列邏輯 GAL ?⒈ GAL (Generic Array Logic)的結(jié)構(gòu)及其工作原理 GAL的基本陣列結(jié)構(gòu) GAL的工作模式和邏輯組態(tài) GAL16V8的編程 GAL22V10介紹 ?⒉ VHDL語言介紹 ?⒊ GAL應(yīng)用舉例 通用陣列邏輯 GAL ?⒈ GAL的結(jié)構(gòu)及其工作原理 ⑴ GAL的基本陣列結(jié)構(gòu) 通用型 GAL16V8的電路結(jié)構(gòu) GAL16V8的結(jié)構(gòu)控制字 GAL16V8的 OLMC ⑵ GAL的工作模式和邏輯組態(tài) ⑶ GAL16V8的編程 ⑴ GAL的基本陣列結(jié)構(gòu) ?圖 719給出 GAL的基本結(jié)構(gòu)框圖。 GAL16V8的 OLMC的內(nèi)部電路構(gòu)成 ?OLMC的內(nèi)部電路構(gòu)成如圖 721所示 。 ?用戶通過輸出引腳定義方程確定 OLMC的工作模式 。 ⑵ GAL的工作模式和邏輯組態(tài) 表 74 三種模式和七種組態(tài)的關(guān)系 工作模式 邏輯組態(tài) 寄存器模式 復(fù)雜模式 簡單模式