【正文】 的名字分別是 Ｘ Ｘ A A AR1。 設(shè)計庫及庫元件 ?模塊的功能模型可以是邏輯圖形式，也可以是 VHDL描述的，還可以是真值表或邏輯方程式描述的。 BOTTOM— UP設(shè)計思想 ?BOTTOM— UP層次結(jié)構(gòu)化設(shè)計是 TOP—DOWN設(shè)計的逆過程。 ?Lattice和 Xilinx等幾家大公司現(xiàn)在都有在系統(tǒng)可編程 ASIC產(chǎn)品 。 ?分類：按功能分為數(shù)字的、模擬的、數(shù)字和模擬混和三種。 把系統(tǒng)分成若干基本單元模塊 ， 然后再把作為基本單元的這些模塊分成下一層的子模塊 。 ?自底向上 (BOTTOM— UP)的設(shè)計過程采用的全是標準單元，通常比較經(jīng)濟。 畫層次原理圖 ?畫層次原理圖類似于用邏輯門符號畫一個邏輯圖，先將選用的模塊符號和連結(jié)器符號放在畫頁上，然后用連線將它們連結(jié)起來，最后將選用的符號名放在相應(yīng)的模塊及其結(jié)點上。 ?因為有４個 FA1的例化 ， 例化名稱要被合并成如下的信號名 ， 頂層模塊名／次層模塊名：信號名 。最后還要對最上層系統(tǒng)進行模擬仿真 ， 最終完成系統(tǒng)設(shè)計 。 ① PLD中陣列交叉點的邏輯表示 ?PLD邏輯陣列中交叉點的連接方式采用圖77所示的幾種邏輯表示。 ① PLD中陣列交叉點的邏輯表示 ?PLD邏輯陣列中交叉點的連接方式采用圖77所示的幾種邏輯表示。 ② PLD中與陣列和或陣列的邏輯表示 ?圖 (c)是燒斷 3個熔絲的情況，圖 (d)是圖 (c)的 PLD表示。 AAA② 輸出極性可編程的異或門 ?在 PLD中為了實現(xiàn)輸出極性可編程 ， 常采用圖 (a)所示的異或門結(jié)構(gòu) 。 ④ 可編程數(shù)據(jù)分配器的邏輯表示 ?可編程邏輯分配器如圖 713所示 。 ?二種時序記憶單元的根本區(qū)別是輸出狀態(tài)的變化是否取決于時鐘信號的控制 。 Z1= 0Z3= 1ABZ2= 0圖 7 1 5 P L D 中 與 陣 列 的 默 認 表 示⑥ PLD中與陣列的缺省表示 ?輸出為 Z3的與門輸入陣列交叉點上無 ，與門符號內(nèi)也無 ，這是浮動狀態(tài)的邏輯表示。 ?GAL的結(jié)構(gòu)控制字有 5種， 82位： SYN：同步控制字 1位，對 8個宏單元是公共的； AC0：結(jié)構(gòu)控制字 1位，對 8個宏單元是公共的； AC1(n)：結(jié)構(gòu)控制字 8位，每個宏單元一個； XOR(n)：極性控制字 8位，每個宏單元一個； PTD：乘積項禁止控制字 64位，每個與門一個。 表 73 OLMC的工作模式同引腳定義方程的關(guān)系 輸出引腳 方程類型 輸出引腳 定義方程式 工作模式 A型 B型 C型 引腳名 :=邏輯方程式 引腳名 =邏輯方程式 引腳名 .OE=邏輯方程式 引腳名 =邏輯方程式 SYN=0， AC0=1 寄存器模式 SYN=1， AC0=1復(fù)雜模式 SYN=1， AC0=0簡單模式 ⑵ GAL的工作模式和邏輯組態(tài) ?輸出邏輯宏單元三種模式又分為七種邏輯組態(tài) ， 其隸屬關(guān)系如表 74所示 。 ?每個輸出至少有 8個乘積項是可用的，內(nèi)部引腳有更多的乘積項可用?，F(xiàn)在廣泛使用的有 ABELHDL， VHDL， VerilogVHDL等硬件描述語言。 將 GAL器件插入插座并鎖緊。 ?USE 。 ? attribute LOC of c: signal is p2。 ? attribute LOC of u: signal is p18。 ?v=b and c。 ?use 。 ? attribute LOC of b: signal is p4。 ? attribute LOC of qb: signal is p14。 and clk39。 ?qb=q(1)。 ?end if。 ?end process。 then ?y= not i。 ?qb=39。 ?end process。 ?signal qt:std_logic。 ? attribute LOC of oe: signal is p11。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ? attribute LOC :string。 ?z0=not(h and i and j)。 ? attribute LOC of y0: signal is p14。 ? attribute LOC of n: signal is p6。 ? u,v,w,x0,y0,z0: out std_logic)。即將下載到編程器上的 JEDEC數(shù)據(jù)文件寫入到 GAL芯片中。把上述的一系列處理過程稱為編譯。 ?可以通過編程改變輸出極性。 ?13~18號宏單元可構(gòu)成這種組態(tài) X O R（ c ） (c)復(fù)雜模式有反饋組合輸出組態(tài)： 低有效 高有效 0 1 輸出極性 XOR 所有輸出為組合邏輯 1 1 1 功能 AC1(n) AC0 SYN ?12， 19號宏單元可構(gòu)成這種組態(tài) X O R（ d ）(d)復(fù)雜模式無反饋組合輸出組態(tài)： 低有效 高有效 0 1 輸出極性 XOR 所有輸出為組合邏輯 1 0 1 功能 AC1(n) 失效 AC0= SYN SYN AC1(m)=SYN 1 ?15， 16號宏單元可構(gòu)成這種組態(tài) X O R( e )VC C(e)簡單模式無反饋組合輸出組態(tài)： 所有輸出為組合邏輯 0 0 1 功能 AC1(n) AC0 SYN 低有效 高有效 0 1 輸出極性 XOR ?15和 16號宏單元也能構(gòu)成這種組態(tài) X O R（ f ）V c cm(f)簡單模式本級組合輸出鄰級輸入組態(tài)： 所有輸出為組合邏輯 0 0 1 功能 AC1(n) AC0 SYN 低有效 高有效 0 1 輸出極性 XOR ?輸出緩沖器失效 ?除 15和 16號宏單元外都可構(gòu)成這種組態(tài) （ g ）G N D(g)簡單模式鄰級輸入組態(tài)： 所有輸出為組合邏輯 1 0 1 功能 AC1(n) AC0 SYN 無效 無效 0 1 輸出極性 XOR ⑶ ispGAL22V10 InSystem Programmable E2CMOS PLD Generic Array Logic ⑶ ispGAL22V10 ?22V10沒有結(jié)構(gòu)體控制位，能實現(xiàn) 16V8和 20V8所能實現(xiàn)的全部功能； 22V10具有更多的乘積項，增加了 2個通用的輸入端，其輸出使能控制比 20V8 更好。 Q端信號 本級輸出端 鄰級輸出 地電平 反饋緩沖器輸 入端信號來源 寄存器 Q端 本級輸出 鄰級輸出 地電平 1 0 — 1 1 — 0 — 1 0 — 0 FMUX 輸入信號 AC0 AC1(n) AC1(m) 表 72 AC0AC1對 FMUX控制表 ⑵ GAL的工作模式和邏輯組態(tài) ?GAL16V GAL20V8系列器件的 OLMC有寄存器模式 、 復(fù)雜模式 、 簡單模式三種工作模式 。 C1 ( 7 )F AF AA1B1 ( 3 )( 4 ) A0 B0 ( 1 )( 2 ) C 1 ( 5 ) S1C0 S0( 9 ) ( 6 ) ( 8 ) ( a )輸入 1iii1iii1iii1iiii ???? ???? CBACBACBACBAS輸入 輸出1ii1iiiii ?? ??? CBCABAC?其陣列表示如圖 718(b)所示 。 ⑥ PLD中與陣列的缺省表示 ?在 PLD器件與陣列中?？吹綀D 715中給出的幾種表示。 如果 FUSE2熔斷，異或門反極性傳輸，否則異或門原極性傳輸，n號宏單元接收信號與乘積項簇信號同相。 PQ0= P + 1 = P( c )Q0= P + 0 = PP( b )③ 地址選擇可編程的數(shù)據(jù)選擇器 ?地址選擇可編程的數(shù)據(jù)選擇器如圖 712所示。另一個是低有效輸出端，即反極性輸出端。熔絲保留的各支路的輸入為有效輸入，輸出 F是熔絲保留各支路輸入的與邏輯函數(shù)。 ( a ) ( b ) ( c )??在采用熔絲工藝的 PLD器件中，器件出廠后用戶編程之前，所有可編程點處的熔絲都處于接通狀態(tài)，習(xí)慣上都用 表示熔絲接通，因此可編程點上處處都打 或 。 圖６給出的是用總線表示的波形 。 A(3:0)={A(3) A(2) A(1) A(0)} B(3:0)={B(3) B(2) B(1) B(0)} S(3