【正文】 ⑶ ispGAL22V10 ?單個乘積項可用來產(chǎn)生一個全局性的異步復(fù)位信號，使所有內(nèi)部觸發(fā)器都復(fù)位為 0。 ?單個乘積項可用來產(chǎn)生一個全局性的同步預(yù)置信號，使所有內(nèi)部觸發(fā)器在時鐘的上升沿到來時置位為 1。 ?可以通過編程改變輸出極性。在寄存器配置下，極性的改變發(fā)生在 D觸發(fā)器的輸出端，而不是在輸入端。 ⑶ GAL的開發(fā)流程 (開發(fā)步驟 ) ?① 建立用戶源文件 用戶源文件就是設(shè)計者書寫的描述所要實現(xiàn)邏輯電路功能的軟件程序的集合。其軟件程序必須符合某一可編程邏輯設(shè)計語言的語法規(guī)范?，F(xiàn)在廣泛使用的有 ABELHDL， VHDL， VerilogVHDL等硬件描述語言。 ?②編譯用戶源文件 要想使建立起來的用戶源文件變成要下載的數(shù)據(jù)文件(JEDEC)，必須經(jīng)過若干步的語言處理程序。如語法檢查、邏輯化簡、功能模擬、時間模擬等。經(jīng)過專用軟件處理后，證明用戶建立的源文件正確無誤，最后將其轉(zhuǎn)換成要下載的編程數(shù)據(jù)文件 (JEDEC)。把上述的一系列處理過程稱為編譯。 ?③ 器件編程 在專用的軟件系統(tǒng)環(huán)境下，啟動編程器，使計算機和編程器進(jìn)行通信。將 JEDEC數(shù)據(jù)文件下載到編程器上。 選擇目標(biāo)器件的制造廠家、型號進(jìn)行器件匹配。 將 GAL器件插入插座并鎖緊。這一步必須注意芯片引腳序號與插座引腳號要對應(yīng)。否則器件可能被毀壞。 下載編程。即將下載到編程器上的 JEDEC數(shù)據(jù)文件寫入到 GAL芯片中。 ⑶ GAL的開發(fā)流程 (開發(fā)步驟 ) ?④ 實際功能驗證 將芯片從編程器取下，放到實驗電路中或?qū)嶋H工作的系統(tǒng)中進(jìn)行實際功能驗證，如果功能正確，說明開發(fā)工作結(jié)束。如果功能驗證不正確，則還要返回到第一步重新修改設(shè)計。 ⑶ GAL的開發(fā)流程 (開發(fā)步驟 ) 用 GAL實現(xiàn)基本邏輯門的設(shè)計 2 01 91 81 61 71 51 41 31 21 1124567891 0G N D圖7 3 0 用 G A L 1 6 V 8 代 替基 本 邏 輯 門 引 腳 配 置 圖bc d e m n p qhVC Cauvwxyji3z用 GAL實現(xiàn)基本邏輯門的設(shè)計 ?LIBRARY IEEE。 ?USE 。 ?USE 。 ?USE 。 ?entity example1 is ?port(a,b,c,d,e,m,n,p,q,h,i,j: in std_logic。 ? u,v,w,x0,y0,z0: out std_logic)。 用 GAL實現(xiàn)基本邏輯門的設(shè)計 ? attribute LOC :string。 ? attribute LOC of a: signal is p19。 ? attribute LOC of b: signal is p1。 ? attribute LOC of c: signal is p2。 ? attribute LOC of d: signal is p3。 ? attribute LOC of e: signal is p4。 ? attribute LOC of m: signal is p5。 ? attribute LOC of n: signal is p6。 ? attribute LOC of p: signal is p7。 ? attribute LOC of q: signal is p8。 ? attribute LOC of h: signal is p9。 ? attribute LOC of u: signal is p18。 ? attribute LOC of v: signal is p17。 ? attribute LOC of w: signal is p16。 ? attribute LOC of x0: signal is p15。 ? attribute LOC of y0: signal is p14。 ? attribute LOC of z0: signal is p13。 ? end。 用 GAL實現(xiàn)基本邏輯門的設(shè)計 ?architecture arch_Gate of example1 is ?begin ?u=not a。 ?v=b and c。 ?w=d or e。 ?x0=not(m or n)。 ?y0= not(p xor q)。 ?z0=not(h and i and j)。 ?end arch_Gate。 用 GAL實現(xiàn)組合 時序混合邏輯電路 2 0V c c１C L K1 91 8 1 71 61 51 41 3 1 2 1 1N CX1QDQAQBYN CO EN CQD　 　 　 　 ４ 進(jìn) 位 的 記 數(shù) 器23 456789 1 0A S B DN CIEG N DN C圖 7 3 1 用 G A L 構(gòu) 成 邏 輯 電 路 實 例QB( d ) 四 進(jìn) 制 計 數(shù) 器 的 等 效 電 路QAF DD QCQF DD QCBQA11QBQAO EA S*B * SA S+B S1X 10( a ) X 1 輸 出 的 等 效 陣 列 圖A SBA S BA S+B SA S+B S1( b ) Y 輸 出 的 等 效 陣 列 圖 ( c ) D 觸 發(fā) 器 的 等 效 電 路 圖IIE EIIY1D DF DC L KO EDQC1( b ) Y 輸 出 的 等 效 陣 列 圖 ( c ) D 觸 發(fā) 器 的 等 效 電 路 圖IIE EIIY1D DF DC L KO EDQC1用 GAL實現(xiàn)組合 時序混合邏輯電路 ?library ieee。 ?use 。 ?use 。 ?ues 。 ?entity test2 is ?port(clk,a,s,b,d,i,e,oe: in std_logic。 ? x1,qd,qa,qb,y: out std_logic)。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ? attribute LOC :string。 ? attribute LOC of clk: signal is p1。 ? attribute LOC of a: signal is p2。 ? attribute LOC of s: signal is p3。 ? attribute LOC of b: signal is p4。 ? attribute LOC of d: signal is p5。 ? attribute LOC of i: signal is p8。 ? attribute LOC of e: signal is p9。 ? attribute LOC of oe: signal is p11。 ? attribute LOC of x1: signal is p18。 ? attribute LOC of qd: signal is p16。 ? attribute LOC of qa: signal is p15。 ? attribute LOC of qb: signal is p14。 ? attribute LOC of y: signal is p13。 ? end。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ?architecture exam2_architecture of test2 is ?signal q:std_logic_vector(1 downto 0)。 ?signal qt:std_logic。 ?begin ?x1= (a and s) or (not s and b)。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ?process(clk) ?begin ?if( clk=39。139。 and clk39。event) then ?q=q+1。 計數(shù)器加 1， q為數(shù)組 ?qt=d。 D觸發(fā)器 ?end if。 ?end process。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ?process(oe) ?begin ?if oe=39。039。 then ?qa=q(0)。 ?qb=q(1)。 ?qd=qt。 ?else ?qa=39。Z39。 ?qb=39。Z39。 ?qd=39。Z39。 ?end if。 ?end process。 用 GAL實現(xiàn)組合 時序混合邏輯電路 ?process(i,e) ?begin ?if e=39。139。 then ?y= not i。 ?else ?y=39。Z39。 ?end if。 ?end process。 ?end exam2_architecture。