【正文】 絕大多數(shù)運(yùn)算符對(duì)一個(gè)集合的運(yùn)算結(jié)果仍為一個(gè)集合 。 ? 需注意的是關(guān)系運(yùn)算符 (= =， !=， ， =， ，=)的結(jié)果為一個(gè)數(shù)值 :TRUE(全 1)或 FALSE(全0)， 且該數(shù)值的位數(shù)根據(jù)需要來截取 。 ? 其長(zhǎng)度由關(guān)系運(yùn)算符所處場(chǎng)合的上下關(guān)系決定 ，不取變量的長(zhǎng)度 。 五、集合運(yùn)算 ? 任何形式表示的數(shù)值及數(shù)值集合 ， 都可用于集合賦值或集合比較 。 只是用于集合賦值或比較的數(shù)要轉(zhuǎn)換成二進(jìn)制形式 ， 并遵從下列規(guī)則 : ? ① 如果該二進(jìn)制數(shù)的有效位數(shù)多于集合中元素的個(gè)數(shù) ， 則要從左邊截去多余的位 。 ? ② 如果該二進(jìn)制數(shù)的有效位數(shù)少于集合中元素的個(gè)數(shù) ， 則要從左邊用 0補(bǔ)齊少的位 。 五、集合運(yùn)算 ? 如下面幾個(gè)方程 : ? select =[al5..a0]==^H80FF。 ? 表示當(dāng)十六位地址線的地址為十六進(jìn)制 80FF時(shí) ，信號(hào) select為 TRUE。 關(guān)系運(yùn)算的結(jié)果始終只有 l位 。 ? [out3..out0]=[in3..in0]amp。 enable。 ? 表示如果 enable信號(hào)為真 ， 則輸出 out0至out3取對(duì)應(yīng)輸入 in0至 in3的值 。 若 enable為FALSE， 則輸出全為 FALSE。 五、集合運(yùn)算 ? 下面以 amp。運(yùn)算符為例說明在不同場(chǎng)合下表示的不同作用 。 ? SIGNALamp。SIGNAL， 例如 :aamp。b。 這是最常見的用法 ， 表示如果兩個(gè)信號(hào)都為真則表達(dá)式為真 。 ? SIGNALamp。NUMBER， 例如 :aamp。4。 這里需先將 4轉(zhuǎn)換為二進(jìn)制數(shù) ， 并且只用它的最低有效位 ，因此該表達(dá)式相當(dāng)于 aamp。0， 其結(jié)果始終為 0即假 。 ? SIGNALamp。SET， 例如 aamp。[x ， y ， z]。 相當(dāng)于信號(hào)與集合中的每個(gè)元素相作用 ， 等價(jià)為 :[aamp。x， aamp。y， aamp。z]。 五、集合運(yùn)算 ? SETamp。SET， 例如 :[a， b]amp。[x， y]。 集合間的與運(yùn)算將按位進(jìn)行 ， 這里就為 [aamp。x， bamp。y]。 這種場(chǎng)合下 ， 如果集合長(zhǎng)度不等 ， 就會(huì)給出錯(cuò)誤顯示 。 ? SETamp。NUMBER， 例如 :[a， b， c]amp。5。 首先要將數(shù)轉(zhuǎn)換為二進(jìn)制數(shù) ， 并按集合的長(zhǎng)度對(duì)該二進(jìn)制數(shù)截取或填零以便兩者長(zhǎng)度相等 ， 然后再做運(yùn)算 。 ? 這里的轉(zhuǎn)換過程為 : ? [a， b， c]amp。[1， 0， 1]=[aamp。l， bamp。0， camp。l]=[a,0,c]。 五、集合運(yùn)算 ? NJMBERamp。NUMBER， 例如 ， 9amp。5。 ? 這種情況下也是先將數(shù)轉(zhuǎn)換為二進(jìn)制 ，但只使用其最低位運(yùn)算 ， 因此本例相當(dāng)于 1amp。1， 結(jié)果始終為 l。 GAL的應(yīng)用舉例 ? 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? 用 GAL實(shí)現(xiàn)組合及時(shí)序混合的邏輯電路 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? 設(shè)計(jì)說明及構(gòu)思 ? 圖 719給出了用一片GAL16V8實(shí)現(xiàn)基本邏輯門的要求。 ? 由圖 719看出所要實(shí)現(xiàn)的電路是簡(jiǎn)單的組合邏輯電路，選擇 GAL16V8的簡(jiǎn)單模式就可以實(shí)現(xiàn)。 ? 選定模式后要畫出引腳配置圖，由圖可見全部電路共有12個(gè)輸入端， 6個(gè)輸出端。 719 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? 設(shè)計(jì)說明及構(gòu)思 ? 其中 8個(gè)輸入信號(hào)安排在 2， 3， 4， 5， 6， 7，8， 9專用輸入引腳上， 1號(hào)和 11號(hào)引腳也安排 2個(gè)輸入信號(hào)。 ? 剩下 2個(gè)輸入信號(hào)安排在 12和 19號(hào)引腳。 719 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? 設(shè)計(jì)說明及構(gòu)思 ? 其它 6個(gè) OLMC均設(shè)置為組合輸出。 6個(gè)門電路的輸出信號(hào)安排在這 6個(gè)宏單元的相應(yīng)輸出引腳上。 ? GAL是通用邏輯陣列器件，根據(jù)不同應(yīng)用場(chǎng)合，ABEL語言為其提供了三個(gè)器件文件，本例中使用的是無反饋的組合電路，所以在源文件中器件名 P16V8S。 719 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? ⒉ 設(shè)計(jì)方法 ? 基本邏輯門使簡(jiǎn)單組合電路 ， 用布爾方程描述其功能很方便 ， 采用布爾方程表示 。 719 用 GAL實(shí)現(xiàn)基本邏輯門的設(shè)計(jì) ? ⒊ 測(cè)試向量 ? 源文件中我們寫了兩個(gè)相互獨(dú)立的測(cè)試向量段來分別表示六個(gè)基本邏輯門的邏輯關(guān)系 ， 每個(gè)邏輯門又分別設(shè)置了典型的測(cè)試向量 ， 并且把各個(gè)邏輯門都分割開來 ， 這樣使仿真輸出結(jié)果更易讀 ， 有了問題也更便于解決 。 為了閱讀方便加了注釋語句 。 719 719 ?建立用戶源文件 ?符合 ABELHDL語言規(guī)范且能實(shí)現(xiàn)圖 719給出的基本邏輯門設(shè)計(jì)的用戶源文件如下： 719 非門 INV 二輸入與門 AND2 二輸入或門 OR2 二輸入或非門 NOR2 二輸入異或非門 NXOR2 三輸入與非門 NAND3 任意態(tài) “測(cè)試非門、與門、或門 Test_ vector Test_vector 用 GAL實(shí)現(xiàn)組合及時(shí)序混合的邏輯電路 ? ⒈ 設(shè)計(jì)說明及構(gòu)思 ? 組合和時(shí)序混合的邏輯電路如圖 720所示。由圖 720看出，組合電路部分包括二個(gè)電路：其中一個(gè)是實(shí)現(xiàn) X=AS+B S的復(fù)合邏輯門，另一個(gè)是三態(tài)門。時(shí)序電路部分包括一個(gè) D觸發(fā)器和一個(gè)由 2個(gè) D觸發(fā)器構(gòu)成的四進(jìn)制計(jì)數(shù)器。 說明 ? 用 GAL器件實(shí)現(xiàn)該電路，要用 GAL的寄存器組合輸出組態(tài)。 ? 在進(jìn)行設(shè)計(jì)時(shí)有二點(diǎn)必須注意：其一所實(shí)現(xiàn)的電路包括 D觸發(fā)器和四進(jìn)制計(jì)數(shù)器，11號(hào)引腳只能做這個(gè)時(shí)序電路的使能控制端。 ? 在建立用戶源文件時(shí)， 11號(hào)引腳要給予引腳定義，不必寫出 OE的方程式。 說明 ? 測(cè)試向量包括 OE。測(cè)試或使用時(shí)將 11號(hào)引腳接地就可保證時(shí)序電路使能。其二所實(shí)現(xiàn)的電路還包括三態(tài)門，三態(tài)門使能端 E要用獨(dú)立的乘積項(xiàng)進(jìn)行控制。在設(shè)計(jì)用戶源文件時(shí)，要書寫有關(guān) E的專用方程式，測(cè)試向量也應(yīng)包括使能信號(hào) E。 ? 將上面的名為 example2的用戶源文件編譯后會(huì)得到相應(yīng)的 據(jù)文件。 ? 對(duì) GAL16V8下載后完成設(shè)計(jì)。這個(gè)組合和時(shí)序混合的邏輯電路在 GAL16V8中的等效電路如圖 721所示。 ? 其中四進(jìn)制計(jì)數(shù)器的真值表如表 74所示。 圖 721 74 例題 ? 用一片 GAL16V8實(shí)現(xiàn)圖 10所示的 4個(gè)邏輯電路 。 要求寫出 1個(gè)符合 ABEL語言規(guī)范的用戶源文件 。 GAL16V8的引腳圖如圖所示 。 F1 Ai Bi Ci Si Ci+1 FA D Q Q FF1 D Q Q FF2 CP Q1 Q2 =1 A B C amp。 E D F2 =1 圖 10 例題 ? 如圖所示邏輯圖的邏輯方程式為： F1 Ai Bi Ci Si Ci+1 FA D Q Q FF1 D Q Q FF2 CP Q1 Q2 =1 A B C amp。 E D F2 =1 圖 10 iiii CBAS ???iiiiiiiiiiiii CBACBACBACBAC ????? 1A B CF ?1EDF ??2nn 111 ??nnn Q 2112 ???ABEL語言的源文件如下： ? module plex ? title ? exam device ?p16v8r? ? CP， OE pin 1， 11 ? Ai， Bi， Ci， A， B， C pin 2， 3， 4， 5， 6， 7 ? D， E pin 8， 9 ? Si， Ci+1， F1， F2， Q1， Q2 pin 12， 13， 14， 15， 16， 18 ? equation ? Si=Ai$Bi$Ci ? Ci+1=!Aiamp。Biamp。CiAiamp。!Biamp。CiAiamp。Biamp。!CiAiamp。Biamp。Ci ? F1=!Aamp。Bamp。C ? F2=D$E ? Q1:=!Q1 ? Q2:=Q1$Q2 ? End ple