【正文】 KE設(shè)計(jì)的 用 FLEX10KA設(shè)計(jì)的平均快 20%～ 30%。 FLEX10KE器件還能實(shí)現(xiàn)高效雙端口 RAM。 第 3章 Altera可編程邏輯器件 2. 邏輯陣列塊 （ LAB） LAB由八個(gè) LE及其它們的進(jìn)位 /級(jí)聯(lián)鏈 、 LAB控制信號(hào)以及 LAB局部互連組成 。 LAB為 FLEX10K器件提供的 “ 粗顆粒 ” 結(jié)構(gòu) ,容易實(shí)現(xiàn)高效布線 ,不但能提高器件利用率 ,還能提高器件性能 。 FLEX10K器件的 LAB結(jié)構(gòu)如圖 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件的 LAB結(jié)構(gòu) 進(jìn)位輸 出與級(jí)聯(lián)輸 出28444444444L A B 控制信 號(hào)L A B 局部連 線( 1 )專用輸 入與全局信 號(hào)行連線 帶168 24168細(xì)節(jié)見 圖3 . 1 1列到行 連線帶列連線 帶L E 1L E 2L E 3L E 4L E 5L E 6L E 7L E 84第 3章 Altera可編程邏輯器件 每個(gè) LAB為八個(gè) LE提供四個(gè)反相可編程的控制信號(hào) 。 其中的兩個(gè)可以用作時(shí)鐘 ,另外兩個(gè)用作清除 /置位控制 。 LAB時(shí)鐘可以由器件的專用時(shí)鐘輸入引腳 、 全局信號(hào) 、 I/O信號(hào)或由 LAB局部互連信號(hào)直接驅(qū)動(dòng) 。LAB的清除 /置位信號(hào)也可由器件的專用時(shí)鐘輸入引腳 、全局信號(hào) 、 I/O信號(hào)或由 LAB局部互連信號(hào)直接驅(qū)動(dòng) 。全局控制信號(hào)通過器件時(shí)失真很小 ,通常用作全局時(shí)鐘 、清除或置位等異步控制信號(hào) 。 全局控制信號(hào)能夠由器件內(nèi)任一 LAB中的一個(gè)或多個(gè) LE形成 ,并直接驅(qū)動(dòng)目標(biāo)LAB的局部互連 。 全局控制信號(hào)也可以由 LE輸出直接產(chǎn)生 。 第 3章 Altera可編程邏輯器件 （ LE） 邏輯單元 (LE)是 FLEX10K結(jié)構(gòu)中的最小單元 ,它以緊湊的尺寸提供高效的邏輯功能 。 每個(gè) LE含有一個(gè) 4輸入查找表 (LUT)、 一個(gè)帶有同步使能的可編程觸發(fā)器 、一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈 。 其中 ,LUT是一個(gè) 4輸入變量的快速組合邏輯產(chǎn)生器 。 每個(gè) LE都能驅(qū)動(dòng)局部互連和Fast Track互連 ,如圖 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE) 查找表 進(jìn)位鏈 級(jí)聯(lián)鏈清除/ 置位邏輯時(shí)鐘選 擇D QP R NC L R NE N A可編程 寄存器寄存器 的旁路級(jí)聯(lián)輸 入進(jìn)位輸 入到快速 通道互連到L A B 局部互連級(jí)聯(lián)輸 出進(jìn)位輸 出d a t a 1d a t a 2d a t a 3d a t a 4l a b c t r l1l a b c t r l2芯片復(fù) 位l a b c t r l3l a b c t r l4第 3章 Altera可編程邏輯器件 LE中的可編程寄存器可以配置為 D、 T、 JK、 RS觸發(fā)器。每個(gè)觸發(fā)器的時(shí)鐘（ Clock）、清除 (Clear)、預(yù)置 (Preset)等控制信號(hào)可以由全局信號(hào)、 I/O或任何內(nèi)部邏輯驅(qū)動(dòng)。對(duì)于組合邏輯 ,寄存器被旁路掉 ,而由 LUT輸出直接驅(qū)動(dòng) LE輸出。 LE有兩個(gè)驅(qū)動(dòng)互連通道的輸出信號(hào)。一個(gè)用于驅(qū)動(dòng)局部互連 ,而另一個(gè)用于驅(qū)動(dòng)行或列 Fast Track互連。這兩個(gè)輸出信號(hào)能夠單獨(dú)控制。例如 ,可以用 LUT（查找表）驅(qū)動(dòng)一個(gè)輸出而用寄存器驅(qū)動(dòng)另一個(gè)輸出 ,這種特性稱為寄存器打包。因?yàn)榧拇嫫骱?LUT可以用作互不相關(guān)的功能 ,所以這一特性能夠提高 LE的利用率。 第 3章 Altera可編程邏輯器件 FLEX10K器件提供了兩種類型的專用高速數(shù)據(jù)通道 :進(jìn)位鏈和級(jí)聯(lián)鏈 。 它們連接相鄰 LE,但沒有使用互連通道 。 進(jìn)位鏈支持高速計(jì)數(shù)器和加法器 。 級(jí)聯(lián)鏈可以在最小的延時(shí)情況下實(shí)現(xiàn)多輸入邏輯 。 進(jìn)位鏈和級(jí)聯(lián)鏈連接到同行中所有 LAB及 LAB中的所有 LE。 大量使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)降低布局布線的多樣性 ， 因此 ,使用進(jìn)位鏈和級(jí)聯(lián)鏈限于對(duì)速度有要求的關(guān)鍵部分的設(shè)計(jì) 。 第 3章 Altera可編程邏輯器件 1)進(jìn)位鏈 （ Carry） 進(jìn)位鏈提供 LE之間非?？斓?（ 小于 ） 超前進(jìn)位功能 。 進(jìn)位信號(hào)通過超前進(jìn)位鏈從低序號(hào) LE向高序號(hào)位進(jìn)位 ， 同時(shí)進(jìn)位到 LUT和進(jìn)位鏈的下一級(jí) 。 這種結(jié)構(gòu)特性使得 FLEX10K器件能夠?qū)崿F(xiàn)高速計(jì)數(shù)器 、 加法器和任意寬度的比較器功能 。 進(jìn)位鏈邏輯可以由Quartus和 MAX+PLUSⅡ 編譯器在設(shè)計(jì)處理時(shí)自動(dòng)生成 ,或者由設(shè)計(jì)者在設(shè)計(jì)輸入期間手工建立 。 LPM、Desing Ware等參數(shù)化邏輯功能塊具有自動(dòng)使用進(jìn)位鏈的優(yōu)點(diǎn) 。 第 3章 Altera可編程邏輯器件 通過鏈接 LAB來(lái)實(shí)現(xiàn)多于八個(gè) LE的進(jìn)位鏈 。 為了提高適配率 ,長(zhǎng)進(jìn)位鏈在同行 LAB中交替跨接 。 即 ,長(zhǎng)度超過一個(gè) LAB的進(jìn)位鏈 ,要么從偶序號(hào) LAB跨接到偶序號(hào) LAB,要么從奇序號(hào) LAB跨接到奇序號(hào) LAB。 例如 ,同行中第一個(gè) LAB的最后一個(gè) LE進(jìn)位到同行中第三個(gè)LAB的第一個(gè) LE上 。 進(jìn)位鏈不能跨過位于行中部的EAB。 例如 ,在 EPF10K50器件中 ,進(jìn)位鏈終止在第八個(gè)LAB上 ,而新的進(jìn)位鏈起始于第九個(gè) LAB。 第 3章 Altera可編程邏輯器件 圖 、 比較器 、計(jì)數(shù)器 。 其中 LUT部分產(chǎn)生兩位輸入信號(hào)和進(jìn)位信號(hào)的 “ 和 ” ,并將它接到 LE輸出 。 寄存器在實(shí)現(xiàn)簡(jiǎn)單加法器時(shí)被旁路掉 ,或在實(shí)現(xiàn)累加器時(shí)起作用 。 進(jìn)位鏈邏輯產(chǎn)生一個(gè)輸出信號(hào) ,它直接連接到高一位的進(jìn)位輸入 ,最后一個(gè)進(jìn)位輸出接到一個(gè) LE上 ,它可以作為一個(gè)通用信號(hào)使用 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件進(jìn)位鏈的使用 查找表進(jìn)位鏈D 觸發(fā)器A1B1S1L E 1進(jìn)位輸入( 來(lái)自前一個(gè)L E )查找表進(jìn)位鏈D 觸發(fā)器A2B2S2L E 2進(jìn)位輸出( 去下一個(gè)L A B 中的L E )第 3章 Altera可編程邏輯器件 2） 級(jí)聯(lián)鏈 （ Cascade） 利用級(jí)聯(lián)鏈 ,FLEX10K結(jié)構(gòu)可以實(shí)現(xiàn)扇入很多的邏輯功能 。 通過相鄰的 LUT并行計(jì)算邏輯功能的各個(gè)部分 ,再用級(jí)聯(lián)鏈將這些中間值串接起來(lái) 。 級(jí)聯(lián)鏈可使用“ 與 ” 邏輯或 “ 或 ” 邏輯來(lái)連接相鄰的 LE的輸出 。 每增加一個(gè) LE,邏輯的有效輸入寬度增加四個(gè) ,而延時(shí)增加約 。 級(jí)聯(lián)鏈可由 MAX+PLUSⅡ 編譯器在編譯時(shí)自動(dòng)生成 ,也可以由設(shè)計(jì)人員在設(shè)計(jì)輸入時(shí)手工創(chuàng)建 。 多于 8位的級(jí)聯(lián)鏈可通過將多個(gè) LAB鏈接到一起來(lái)自動(dòng)實(shí)現(xiàn) 。 第 3章 Altera可編程邏輯器件 為了易于布線 ,比一個(gè) LAB長(zhǎng)的級(jí)聯(lián)鏈既可以在同行中相鄰兩個(gè)偶數(shù) LAB之間跨躍級(jí)聯(lián) ,也可以在同行中相鄰兩個(gè)奇數(shù) LAB之間跨躍級(jí)聯(lián) 。 例如 ,一行中第一個(gè)LAB的最后一個(gè) LE級(jí)聯(lián)到該行中第三個(gè) LAB的第一個(gè)LE。 級(jí)聯(lián)鏈不能越過行中心 ,因?yàn)槊啃械闹行氖?EAB的位置 。 圖 LE連接起來(lái)形成多扇入邏輯功能的 。 這個(gè)例子說(shuō)明用 n個(gè) LE實(shí)現(xiàn) 4n個(gè)變量的邏輯功能 。 LE的延時(shí)約 ,使用級(jí)聯(lián)鏈對(duì)一個(gè) 16位地址進(jìn)行譯碼 ,約需 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件級(jí)聯(lián)鏈的使用 查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n“與”級(jí)聯(lián)鏈 “或”級(jí)聯(lián)鏈查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n第 3章 Altera可編程邏輯器件 3） LE工作模式 FLEX10K有四種工作模式 ,即正常 、 運(yùn)算 、 加 /減計(jì)數(shù) 、 可清除計(jì)數(shù)模式 ,如圖 。 每種工作模式使用的 LE資源不同 。 每種模式下 ,LE都有七個(gè)有效輸入信號(hào) ,包括四個(gè)來(lái)自 LAB局部互連的數(shù)據(jù)輸入信號(hào) ,一個(gè)來(lái)自可編程寄存器的饋送信號(hào)以及來(lái)自前級(jí)的進(jìn)位輸入和級(jí)聯(lián)輸入等 。 加到 LE的另外三個(gè)輸入信號(hào)為 LE中的寄存器提供的時(shí)鐘 、 置位和清除信號(hào) 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 4 輸入查找表D QP R NC L R NE N A正 常 模 式進(jìn)位輸 入 級(jí)聯(lián)輸 入d a t a1d a t a2d a t a3d a t a4級(jí)聯(lián)輸 出L E 輸出到局部互 連L E 輸出到 快速通道互 連第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表運(yùn) 算 模式進(jìn)位輸 入 級(jí)聯(lián)輸 入L E 輸出級(jí)聯(lián)輸 出進(jìn)位輸 出d a t a1d a t a2第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10級(jí)聯(lián)輸 入進(jìn)位輸 入L E 輸出進(jìn)位輸 出 級(jí)聯(lián)輸 出d a t a 1 ( e n a)d a t a 2 ( u / d)d a t a 3 ( d a t a)d a t a 4 ( n l o a d)加 / 減 計(jì) 數(shù) 模 式第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10L E 輸出進(jìn)位輸 入可 清 除 計(jì) 數(shù) 模式d a t a 1 ( e n a)d a t a 2 ( n c l r)d a t a 3 ( d a t a)d a t a 4 ( n l o a d) 進(jìn)位輸 出 級(jí)聯(lián)輸 出第 3章 Altera可編程邏輯器件 Quartus和 MAX+PLUSⅡ 不僅能為參數(shù)化邏輯功能塊如 LPM,Design Waves等自動(dòng)選擇適當(dāng)?shù)墓ぷ髂Ｊ?,而且對(duì)于計(jì)數(shù)器 、 加法器和乘法器等一般邏輯功能 ,也會(huì)自動(dòng)選擇適合的工作模式 。 設(shè)計(jì)者也可為優(yōu)化性能人為指定 LE工作模式 ,以實(shí)現(xiàn)所要的特殊功能 。 第 3章 Altera可編程邏輯器件 (1)正常模式 正常模式適用于一般邏輯應(yīng)用和各種譯碼功能 ,它能夠發(fā)揮級(jí)聯(lián)鏈的優(yōu)勢(shì)。在這種模式下 ,來(lái)自 LAB局部互連的四個(gè)數(shù)據(jù)輸入和進(jìn)位輸入是 4輸入 LUT的輸入信號(hào)。 Max+PLUSⅡ 編譯器自動(dòng)地選擇進(jìn)位輸入或DATA3信號(hào)作為 LUT的一個(gè)輸入信號(hào)。 LUT輸出可以與級(jí)聯(lián)輸入信號(hào)相與后接到級(jí)聯(lián)輸出形成級(jí)聯(lián)鏈。寄存器或 LUT可以同時(shí)用來(lái)驅(qū)動(dòng)局部互連和 FastTrack互連。 第 3章 Altera可編程邏輯器件 LE中的 LUT和寄存器可以獨(dú)立使用 。 這一特性稱為寄存器打包 。 為了支持寄存器打包 ,LE有兩個(gè)輸出 ,分別驅(qū)動(dòng)局部互連和 Fast Track互連 。 DATA4信號(hào)能夠直接驅(qū)動(dòng)寄存器 ,允許 LUT計(jì)算一個(gè)獨(dú)立于寄存器信號(hào)的邏輯功能 。可以在 LUT中計(jì)算一個(gè) 3輸入邏輯函數(shù) ,而單獨(dú)寄存第四個(gè)信號(hào) 。 換句話說(shuō) ,LE不但能產(chǎn)生一個(gè) 4輸入邏輯函數(shù) ,而且其中一個(gè)輸入可以用來(lái)驅(qū)動(dòng)寄存器 。打包后的 LE中的寄存器仍然使用 LE中的時(shí)鐘使能 、 清除和置位信號(hào) 。 此時(shí) ,可用寄存器驅(qū)動(dòng) Fast Track互連而用 LUT驅(qū)動(dòng)局部互連 ,反之亦然 。 第 3章 Altera可編程邏輯器件 (2) 運(yùn)算模式 運(yùn)算模式提供了兩個(gè) 3輸入 LUT,適用于實(shí)現(xiàn)加法器、累加器和比較器的功能。其中一個(gè) LUT計(jì)算 3輸入邏輯函數(shù) ,另一個(gè)則產(chǎn)生進(jìn)位輸出。如圖 ,第一個(gè)LUT使用進(jìn)位信號(hào)和兩個(gè)來(lái)自 LAB局部互連的