可編程邏輯器件2-資料下載頁(yè)
2025-01-01 14:33本頁(yè)面
【正文】 （ 4） IDCODE模式。 該指令模式用來(lái)標(biāo)識(shí) IEEE 鏈中的器件。（ 5） USERCODE模式。 該指令模式用來(lái)標(biāo)識(shí) IEEE UES (User Electronic Signature )。湖南科技大學(xué) 計(jì)算機(jī)學(xué)院 戴祖雄 35 FPGA和 CPLD的比較（ 1） 編程單元。 查找表型 FPGA的編程單元為SRAM結(jié)構(gòu)，可以無(wú)限次編程，但它屬于易失性元件，掉點(diǎn)后芯片內(nèi)信息要丟失；而 CPLD則采用EEPROM編程單元，不僅可無(wú)限次編程，且掉電后片內(nèi)信息不會(huì)丟失。（ 2） 邏輯功能塊。 FPGA的 CLB陣列在結(jié)構(gòu)形式上克服了 CPLD中那種固定的 “與 或 ”邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的、特殊的數(shù)字系統(tǒng)時(shí)現(xiàn)得更加靈活。湖南科技大學(xué) 計(jì)算機(jī)學(xué)院 戴祖雄 36（ 3） 內(nèi)部連線結(jié)構(gòu)。 CPLD的信號(hào)匯總于編程內(nèi)連矩陣，然后分配到各個(gè) CLB，因此信號(hào)通路固定，系統(tǒng)速度可以預(yù)測(cè)。而 FPGA的內(nèi)連線分布在 CLB的周圍，且編程的種類和編程點(diǎn)很多，使布線相當(dāng)靈活。但由于每個(gè)信號(hào)的傳輸途徑各異，傳輸延遲時(shí)間是不確定的，這不僅會(huì)給設(shè)計(jì)工作帶來(lái)麻煩，而且也限制了器件的工作速度。（ 4） 芯片邏輯利用率。 由于 FPGA的 CLB的規(guī)模小，可分為組合和時(shí)序兩個(gè)獨(dú)立的電路，又有豐富的內(nèi)部連線，系統(tǒng)綜合時(shí)可進(jìn)行充分的優(yōu)化，芯片的邏輯利用率比 CPLD要高。湖南科技大學(xué) 計(jì)算機(jī)學(xué)院 戴祖雄 37（ 5） 內(nèi)部功耗。 CPLD的功耗一般在 ~間，而 FPGA的功耗只有 ~5mW，靜態(tài)時(shí)幾乎沒(méi)有功耗。（ 6） 應(yīng)用范圍。 鑒于 FPGA和 CPLD在結(jié)構(gòu)上的上述差異，其適用范圍也有所不同。一般 FPGA主要用于數(shù)據(jù)通路、多 I/O口及多寄存器的系統(tǒng)；而CPLD則使用于高速總線接口、復(fù)雜狀態(tài)機(jī)等對(duì)速度要求較高的系統(tǒng)。（ 7） CPLD保密性好， FPGA保密性差。（ 8） CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而 FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。湖南科技大學(xué) 計(jì)算機(jī)學(xué)院 戴祖雄 38謝謝觀看 /歡迎下載BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES. BY FAITH I BY FAITH
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