【正文】 ave circuits which relies in gate delay to function. （絕不設(shè)計(jì)依賴gate delay工作的電路. 通過(guò)插入一系列邏輯門在設(shè)計(jì)中引入延遲, 這是以前常見(jiàn)的作法. 而在現(xiàn)代高速數(shù)字設(shè)計(jì)中, 建議不要使用這種作法, 因?yàn)檠舆t會(huì)隨采用更先進(jìn)的工藝技術(shù)所制造的新器件而改變. 而且, 延遲的總量也會(huì)隨溫度和電壓而改變. 因此依賴gate delay而工作的電路不是很好的設(shè)計(jì). ）46． 用FLEX6016設(shè)計(jì)了一個(gè)頻率測(cè)試卡, 用的是ISA總線和計(jì)算機(jī)相連, 不把卡插在ISA槽上時(shí), 由外部提供電源時(shí), 下載就能成功, 一但插上去, 下載就出現(xiàn)“SRAM load unsucessful”, 這是怎么回事呢？ 答：導(dǎo)致“SRAM load unsucessful”可能有各方面的原因. 基于板子由外部供電是可以下載成功, 說(shuō)明下載電路是正確的； 而插入ISA槽中則出現(xiàn)問(wèn)題, 可能是ISA槽供電有問(wèn)題, 可以檢查一下芯片的電源信號(hào), ISA與外部供電是否采用一致的電路, 檢查ISA供電環(huán)境, 是否存在毛刺, 電源紋波的大小. 47． 想把EPM712和TMS320F240做在一塊實(shí)驗(yàn)板上, 但是不知道怎么設(shè)計(jì)仿真口對(duì)EPM7128編程？還是必須買廠家的EPM7128開(kāi)發(fā)板？ 答：可以參考AN116的下載數(shù)據(jù)手冊(cè), 按照其中的下載原理圖來(lái)連接DSP與PLD的下載口. 下載電路其實(shí)非常的簡(jiǎn)單, 只需按照7128的下載波形, 從DSP中將PLD 的下載文件依此輸入即可. 當(dāng)然也可以從當(dāng)?shù)卮砩棠抢铽@得支持, 參考一些典型下載電路. 48． 想自己設(shè)計(jì)一塊TMS320F240試驗(yàn)電路板, 包括A/D、D/A、鍵盤顯示接口, 其中譯碼、鍵盤顯示部分想用EPM7128來(lái)做, 不知道具體怎么與TMS320F240接口？ 答：所謂PLD為可編程器件, 其IO口的連接非常地靈活, IO 口的功能可以按照自己的定義來(lái)設(shè)定. 只需將希望的TMS320F240連接口連接到PLD的任意IO口上, 然后在PLD中編寫相應(yīng)的控制邏輯, 即可進(jìn)行數(shù)據(jù)傳輸與控制. 49． 變頻器盤中使用一芯片是ALTERA EP330PC12燒壞, 請(qǐng)問(wèn)如何處理？答：這是一款舊型號(hào)的芯片. 可以利用ALTERA或第三方提供的編成器將下載文件重新下載到一個(gè)好的器件中去, 或者采用MAXPLUSII軟件通過(guò)BYTEBLAST（MV）連接到板子上將編成文件讀出再下載到新的器件中去. 50． SRFF = SR flipflop SRFF和SR latch有何區(qū)別？ 答：FUNCTION SRFF (S, R, CLK, CLRN, PRN) RETURNS (Q)。//VHDL Component Declaration:COMPONENT SRFFPORT (s : IN STD_LOGIC。r : IN STD_LOGIC。clk : IN STD_LOGIC。clrn: IN STD_LOGIC。prn : IN STD_LOGIC。q : OUT STD_LOGIC)。END COMPONENT。FUNCTION LATCH (D, ENA)RETURNS (Q)。//VHDL Component Declaration:COMPONENT LATCHPORT (d : IN STD_LOGIC。ena: IN STD_LOGIC。q : OUT STD_LOGIC)。END COMPONENT。不同點(diǎn)在于SRFF是一個(gè)觸發(fā)器, 而LATCH只是一個(gè)鎖存器, 更詳細(xì)的真值表可以從軟件的HELP文檔中可以查到. 51． 想在內(nèi)部上拉輸入信號(hào), 所使用的設(shè)備是FLEX6016. 怎么做？答：可以在MAXPLUSII中選定該信號(hào), 然后選擇assign logic optionIndividual logic options Enable pullup resistor. 然后重新編譯一下就可以了. 52． 有關(guān)輸入信號(hào)的上拉問(wèn)題（前題）, 按照專家的回答做過(guò), 但是失敗了, 不知道是什么原因?qū)е铝舜朔ú豢尚?？還有沒(méi)有別的辦法？答：Altera的FLEX6000系列在I/O管腳上是沒(méi)有上下拉電阻的, 所以加了約束也沒(méi)有作用. 53． 使用AHDL語(yǔ)言編寫的程序. 在Quartus II 1. 0下編譯, 使用的是20K400EBC6523的片子. 將編譯產(chǎn)生的pof文件下載到EPROM里, 但是在程序沒(méi)有多大修改的情況下(僅僅改變一些測(cè)試管腳), 程序運(yùn)行結(jié)果不一樣. 具體表現(xiàn)在DSP芯片啟動(dòng)FPGA里的一根控制線不穩(wěn). 答：邏輯功能仿真結(jié)果如何？在修改前后有沒(méi)有改變？假如說(shuō)功能仿真是對(duì)的, 請(qǐng)確認(rèn)設(shè)計(jì)Timing是否滿足要求, 尤其是IO的Timing 要求是否達(dá)到. 在可能的情況下進(jìn)行后仿真, 其仿真結(jié)果能夠確保你的邏輯在PCB板上正常地工作. 假如仿真結(jié)果與Timing要求都沒(méi)有問(wèn)題, 其邏輯一定能在板子上正常地工作. 54． 當(dāng)一個(gè)輸入信號(hào)不滿足觸發(fā)器的Setup/Hold時(shí)間時(shí), 觸發(fā)器的輸出信號(hào)是不是一穩(wěn)定狀態(tài)（或?yàn)?, 或?yàn)?, 當(dāng)下一次的輸入信號(hào)滿足Setup/Hold時(shí)間時(shí), 觸發(fā)器能正確地輸出）？由于此時(shí)觸發(fā)器處于亞穩(wěn)態(tài), 以前看過(guò)一些資料, 某些器件的輸出可能是振蕩狀態(tài), 即此時(shí)、將來(lái)的輸出信號(hào)不可預(yù)測(cè), 與時(shí)鐘信號(hào)、輸入信號(hào)無(wú)關(guān). 我想問(wèn)的是Altera器件對(duì)此情況是如何處理？因?yàn)槟承┣闆r下, 當(dāng)輸入信號(hào)超過(guò)1個(gè)Clk時(shí)間, 只是在第一個(gè)Clk周期內(nèi), 不滿足Setup/Hold, 但是其他的Clk周期內(nèi), 滿足Setup/Hold. 答：關(guān)于這個(gè)問(wèn)題, 建議參考一下ALTERA的文檔AN42. 該文檔詳細(xì)地討論了ALTERA器件的亞穩(wěn)態(tài)性. 網(wǎng)上的地址是://. altera. /literature/an/an042. pdf. 55． 在中國(guó)市場(chǎng)上, 可以容易買到使用Altera公司的軟件MAX+PlussII進(jìn)行VHDL和FPGA設(shè)計(jì)的教程書籍, 但是卻鮮有使用Xilinx foundation軟件平臺(tái)的書籍, Xilinx是否考慮增強(qiáng)這方面內(nèi)容？ 答：Thank you for your input. In fact there are a number of books available in the market on Xilinx FPGA and development tools. A good example is the title XILINX 數(shù)字系統(tǒng)集成技術(shù) by Professor 朱明程, published by Southeast University Press. We will work closely with local publishers to bring out more titles on Xilinx products. （市場(chǎng)上還是有幾本Xilinx FPGA和開(kāi)發(fā)工具的書. 比較好的有朱明程教授編的《XILINX 數(shù)字系統(tǒng)集成技術(shù)》, 東南大學(xué)出版社出版. Xilinx公司也將會(huì)與本地出版商密切合作, 推出更多針對(duì)Xilinx產(chǎn)品的書籍. ）56． 在ISE4. 1環(huán)境下編寫一個(gè)包結(jié)構(gòu), 里面有幾個(gè)函數(shù), 編譯通過(guò), 而MODELSIM 仿真出錯(cuò), 提示：沒(méi)有找到此PACKAGE, 為什么？答：After you have created the package, you need to add it to your project. In the source window, right click and select Add source, pick the source file for your vhdl package, and then select Vhdl package. The package will then be added to your ISE project. （參考譯文：創(chuàng)建了這個(gè)包之后, 需要將它添加到項(xiàng)目中. 在源代碼窗口, 右鍵單擊并選擇“Add source”, 為vhdl包選擇源文件, 然后選“Vhdl package”. 這個(gè)包就添加到ISE項(xiàng)目中了. ）57． 布板時(shí), 時(shí)鐘信號(hào)沒(méi)有接全局時(shí)鐘, 如何處理時(shí)鐘使之可以更好（不需飛線）？答：You can bring the signal back to the global clock network by inserting a BUFG. （參考譯文：可以通過(guò)插入一個(gè)BUFG將一個(gè)信號(hào)返回全局時(shí)鐘網(wǎng)絡(luò). ）58． 準(zhǔn)備使用XCV50 FPGA, 前面有16個(gè)模塊, 本來(lái)每個(gè)模塊都須要一個(gè)27M的時(shí)鐘, 為了達(dá)到同步, 初步設(shè)想外部接一個(gè)27M時(shí)鐘, 最后由FPGA產(chǎn)生16個(gè)27M的時(shí)鐘輸出, 這樣做驅(qū)動(dòng)會(huì)不會(huì)有問(wèn)題？答：A possible way is to feed your 27MHz input clock to a DLL. The output of the DLL drives multiple OBUF. In this way you can create multiple copies of your input clock to drive other ponents on your board. You don39。t actually need 16 OBUFs since each OBUF can drive several loads. Note that although the DLL output can drive multiple OBUF, only the one which provides feedback to the DLL can be pletely deskewed. You can also add a MAXSKEW constraint on the output net of the DLL to minimize skew among the OBUFs. This may not be a big issue since 27MHz is relatively slow. （參考譯文：可能的方法是將27MHz輸入時(shí)鐘傳遞給DLL. DLL輸出驅(qū)動(dòng)多重OBUF. 用這種方法可以創(chuàng)建輸入時(shí)鐘的多個(gè)副本以驅(qū)動(dòng)板子上的其它組件. 實(shí)際上, 不需要16個(gè)OBUF, 因?yàn)槊總€(gè)OBUF都可以驅(qū)動(dòng)幾個(gè)負(fù)載. 請(qǐng)注意, 雖然DLL輸出能驅(qū)動(dòng)多個(gè)OBUF, 但只有那個(gè)向DLL提供反饋的OBUF可以完全對(duì)稱（deskewed）的. 也可以在DLL的輸出量上添加MAXSKEW限制, 以最小化OBUF間的偏斜. 因?yàn)?7MHz相對(duì)比較慢, 所以問(wèn)題不大. ）For more information regarding the use of DLL, please refer to the application note XAPP132 which can downloaded from the xilinx website. xilinx. （關(guān)于DLL的使用, 請(qǐng)參考XAPP132的應(yīng)用手冊(cè). ）59． IP CAPTION 就是核發(fā)生器, 它運(yùn)行在核發(fā)生器目錄下嗎？ 答：I think you mean IP Capture. The IP Capture tool provides designers with an automated method to identify, capture, and document a core. The core can exist in the form of synthesizable VHDL or Verilog code, or a fixed function netlist. Once the new module has been captured, it can be installed into and distributed from a user39。s local copy of the Xilinx CORE Generator system. （參考譯文：所指的應(yīng)該是IP Capture吧. IP Capture工具為設(shè)計(jì)者提供了自動(dòng)識(shí)別、捕獲和歸檔核的方法. 核可以綜合VHDL或Verilog碼, 或固定功能連接表的形式存在. 一旦捕獲了新模塊, 就能夠?qū)⒑搜b入, 并從用戶的本機(jī)Xilinx CORE Generator副本中分配此核. ）Details of the IP Capture tools can be found from Xilinx website . ://. xilinx. /page_moved/ipcenter_e. htm?url=/ipcenter/designreuse/ipic. htm（有關(guān)IP Capture工具的詳細(xì)資料, 請(qǐng)?jiān)L問(wèn)相關(guān)網(wǎng)站. ） 60． 制作了一塊試驗(yàn)板, CPLD使用EPF10K20TI1444. 用max+plus II 10. 1編程, 完成后, 下載至片子內(nèi), 經(jīng)過(guò)幾次下載嘗試（一直提示configuration failure: SRAM load unsucessful）, 直至提示“configuration plete”——這應(yīng)該是表示下載成功吧, 可是片子卻無(wú)法實(shí)現(xiàn)任何功能（連最基本的一個(gè)或門都無(wú)法實(shí)現(xiàn)）——不起任何作用, 我使用TQFP144的適配座放置EPF10K20TI144. 現(xiàn)在有幾個(gè)問(wèn)題：① 編譯前選擇的是EPF10K20TC1443芯片（max+plus II的器件庫(kù)中沒(méi)有EPF10K20TI1444）, 有沒(méi)有關(guān)系？也用EPF10K10TC1444試過(guò), 也是可以下載但