【正文】 qout[7:4]=qout[7:4]+1。 qout[3:0]=439。b0000。 end else qout[7:0]=839。b0000_0000。 endendmodule軟件測(cè)試代碼`timescale 1ns/1ns module bcdm_60t。 reg clk,reset,load。 reg [7:0] a。 wire [7:0] qout。 parameter delay=100。 integer i。 bcdm_60 u1(clk,qout,a,reset,load)。 initial begin clk=0。reset=0。 delay clk=~clk。reset=1。 delay clk=~clk。reset=0。 delay clk=~clk。reset=0。 delay clk=~clk。reset=1。 for(i=0。i200。i=i+1) delay clk=~clk。 delay。 endendmodule仿真結(jié)果裝 訂 線可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn) 實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件 實(shí)驗(yàn)時(shí)間： 2015年 地點(diǎn)： 803實(shí)驗(yàn)室 學(xué)生姓名： 趙佳夢(mèng) 學(xué)號(hào)： 2012117282 實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)加4bit減計(jì)數(shù)器的仿真 實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼 module add_sub(ina,inb,sum1,sum2)。 input [3:0] ina。 input [3:0] inb。 output [4:0] sum1。 output [4:0] sum2。 reg [4:0] sum1。 reg [4:0] sum2。 always@(ina,inb) begin sum1=inainb。 sum2=ina+inb。 end endmodule軟件測(cè)試代碼`timescale 1ns/1nsmodule add_4t。reg [3:0] ina,inb。wire [4:0] sum1,sum2。parameter delay=100。add_sub u1(ina,inb,sum1,sum2)。initialbegin delay ina=6。inb=3。 delay ina=9。inb=2。 delay ina=4。inb=1。 delay ina=10。inb=12。 delay。endendmodule仿真結(jié)果裝 訂 線可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第四部分：ModuleSim基礎(chǔ)仿真實(shí)驗(yàn) 實(shí)驗(yàn)?zāi)康模壕帉懸粋€(gè)測(cè)試文件 實(shí)驗(yàn)時(shí)間： 2015年 地點(diǎn)： 803實(shí)驗(yàn)室 學(xué)生姓名： 趙佳夢(mèng) 學(xué)號(hào)： 2012117282 實(shí)驗(yàn)名稱：編寫一個(gè)測(cè)試文件，完成對(duì)分頻器的仿真 實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼module fdiv1(clk_in,clk_14,t)。input clk_in。output reg clk_14。output reg [2:0]t。initial clk_14=0。always@(posedge clk_in)beginif(t6)t=t+439。b0001。elsebegint=439。b0000。clk_14=~clk_14。endendendmodule軟件測(cè)試代碼`timescale 1ns/1nsmodule fdiv1_tb。 reg clk_in。 wire [2:0]t。 wire clk_14。 parameter delay=100。 fdiv1 U0(clk_in,clk_14,t)。 always delay clk_in=~clk_in。 initial begin clk_in=1。 delay。 (delay*1000) $stop。 end initial $monitor($time,clk_in=%d clr_14=%d t=%d,clk_in,clk_14,t)。endmodule仿真結(jié)果裝 訂 線可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第五部分：阻塞式賦值與非阻塞式賦值 實(shí)驗(yàn)?zāi)康模罕容^阻塞式賦值與非阻塞式賦值的區(qū)別 實(shí)驗(yàn)時(shí)間： 2015年 地點(diǎn)： 803實(shí)驗(yàn)室 學(xué)生姓名： 趙佳夢(mèng) 學(xué)號(hào)： 2012117282 實(shí)驗(yàn)名稱：使用兩種賦值方式實(shí)現(xiàn)B=A。C=B。賦值，并比較綜合結(jié)果和仿真結(jié)果 實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼module zsfz(a,b,c,clk)。 input a,clk。 output reg b,c。 always@(posedge clk) begin b=a。 c=b。 end endmodulemodule fzsfaz(a,b,c,clk)。 input a,clk。 output reg b,c。 always@(posedge clk) begin b=a。 c=b。 end endmodule RTL視圖 仿真結(jié)果裝 訂 線可編程邏輯器件設(shè)計(jì)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱：第五部分：阻塞式賦值與非阻塞式賦值 實(shí)驗(yàn)?zāi)康模罕容^阻塞式賦值與非阻塞式賦值的區(qū)別 實(shí)驗(yàn)時(shí)間： 2015年 地點(diǎn)： 803實(shí)驗(yàn)室 學(xué)生姓名： 趙佳夢(mèng) 學(xué)號(hào)： 2012117282 實(shí)驗(yàn)名稱：使用兩種賦值方式實(shí)現(xiàn)模10計(jì)數(shù)器 實(shí)驗(yàn)步驟創(chuàng)建工程、創(chuàng)建文件、編譯工程、觀察RTL視圖、仿真VerilogHDL代碼module counter(clk,clr_n,Q1,Q2,C1,C2)。input clk,clr_n。output[3:0]Q1,Q2。output C1,C2。reg [3:0]Q1,Q2。reg C1,C2。always @(posedge clk or negedge clr_n) if(!clr_n) begin Q1=0。 C1=0。 end else begin if(Q19) begin Q1=Q1+1。 end else begin Q1=0。 end if(Q1==0) C1=1。 else C1=0。 endalways @(posedge clk or negedge clr_n) if(!clr_n) begin Q2=0。 C2=0。 end else begin if(Q29) begin Q2=Q2+1。 end else begin Q2=0。 end if(Q2==0) C2=1。 else C2=0。 end endmoduleRTL視圖 仿真結(jié)果43 / 43