第八章可編程邏輯器件pld可編程邏輯器件programmable-資料下載頁(yè)
2024-10-17 12:14本頁(yè)面
【導(dǎo)讀】EPLD、CPLD、FPGA集成度較高，稱為高密度PLD?？梢詽M足一般數(shù)字系統(tǒng)的需要。最小項(xiàng)陣列，陣列龐大。與陣列乘積項(xiàng)可編程?？刂迫龖B(tài)輸出緩沖器，=0輸出邏輯函數(shù)。FPLA的編程單元有熔絲型和疊柵注入式MOS管。集電極開(kāi)路結(jié)構(gòu)，可以構(gòu)成模16以內(nèi)的計(jì)數(shù)器。G8負(fù)或門(mén)，有一個(gè)輸入為0，輸出為1。G7與門(mén)M=0，時(shí)G7=1所有J-K觸發(fā)器置零，反變量互補(bǔ)輸入。將無(wú)用熔絲熔斷。輸出端只能作輸出用，沒(méi)有反饋，當(dāng)I1=I2=1時(shí)，G1的控制端C1=1，I/O1輸出狀態(tài)。緩沖器G2的控制端C2=0，G2高阻態(tài)，I/O2作輸入端，I/O2→G3接到與邏輯陣列的輸入端。XOR=1Y與S反相（熔斷），D1=I1，D2=Q1組成移位寄存器。比寄存器輸出結(jié)構(gòu)圖增加了異或門(mén)，可以求反、寄存器保持。A存入D觸發(fā)器，要求判斷4位二進(jìn)制數(shù)DCBA的。大小屬于0—5、6—10、11—15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。畫(huà)×的與門(mén)編程時(shí)沒(méi)利用，
【正文】 路。要求判斷 4位二進(jìn)制數(shù) DCBA的大小屬于 0— 6— 11— 15三個(gè)區(qū)間的哪一個(gè)之內(nèi)。 解： 0— 5 Y0= 6— 10 Y1= 11— 15 Y2=1 D C B A Y0 Y1 Y2 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 1 用一片 PAL 4個(gè)輸入、 3個(gè)輸出， 有一個(gè)輸出包含 3個(gè)以上乘積項(xiàng)。 用 PAL14H4 14個(gè)輸入端 4個(gè)輸出端 畫(huà) 的與門(mén)編程時(shí)沒(méi)利用， 與門(mén)的所有輸入端都有熔絲與列線相連，輸出恒為 0。 D B ADCYACDBCDCBDYBDCDY???????210D B ADCYACDBCDCBDYBDCDY???????210
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號(hào)-1