【正文】 其中一個(gè) LUT計(jì)算 3輸入邏輯函數(shù) ,另一個(gè)則產(chǎn)生進(jìn)位輸出。 此時(shí) ,可用寄存器驅(qū)動(dòng) Fast Track互連而用 LUT驅(qū)動(dòng)局部互連 ,反之亦然 。 換句話說 ,LE不但能產(chǎn)生一個(gè) 4輸入邏輯函數(shù) ,而且其中一個(gè)輸入可以用來驅(qū)動(dòng)寄存器 。 DATA4信號(hào)能夠直接驅(qū)動(dòng)寄存器 ,允許 LUT計(jì)算一個(gè)獨(dú)立于寄存器信號(hào)的邏輯功能 。 這一特性稱為寄存器打包 。寄存器或 LUT可以同時(shí)用來驅(qū)動(dòng)局部互連和 FastTrack互連。 Max+PLUSⅡ 編譯器自動(dòng)地選擇進(jìn)位輸入或DATA3信號(hào)作為 LUT的一個(gè)輸入信號(hào)。 第 3章 Altera可編程邏輯器件 (1)正常模式 正常模式適用于一般邏輯應(yīng)用和各種譯碼功能 ,它能夠發(fā)揮級(jí)聯(lián)鏈的優(yōu)勢(shì)。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 4 輸入查找表D QP R NC L R NE N A正 常 模 式進(jìn)位輸 入 級(jí)聯(lián)輸 入d a t a1d a t a2d a t a3d a t a4級(jí)聯(lián)輸 出L E 輸出到局部互 連L E 輸出到 快速通道互 連第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表運(yùn) 算 模式進(jìn)位輸 入 級(jí)聯(lián)輸 入L E 輸出級(jí)聯(lián)輸 出進(jìn)位輸 出d a t a1d a t a2第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10級(jí)聯(lián)輸 入進(jìn)位輸 入L E 輸出進(jìn)位輸 出 級(jí)聯(lián)輸 出d a t a 1 ( e n a)d a t a 2 ( u / d)d a t a 3 ( d a t a)d a t a 4 ( n l o a d)加 / 減 計(jì) 數(shù) 模 式第 3章 Altera可編程邏輯器件 圖 FLEX10K器件邏輯單元 (LE)的工作模式 3 輸入查找表D QP R NC L R NE N A3 輸入查找表10L E 輸出進(jìn)位輸 入可 清 除 計(jì) 數(shù) 模式d a t a 1 ( e n a)d a t a 2 ( n c l r)d a t a 3 ( d a t a)d a t a 4 ( n l o a d) 進(jìn)位輸 出 級(jí)聯(lián)輸 出第 3章 Altera可編程邏輯器件 Quartus和 MAX+PLUSⅡ 不僅能為參數(shù)化邏輯功能塊如 LPM,Design Waves等自動(dòng)選擇適當(dāng)?shù)墓ぷ髂Ｊ?,而且對(duì)于計(jì)數(shù)器 、 加法器和乘法器等一般邏輯功能 ,也會(huì)自動(dòng)選擇適合的工作模式 。 每種模式下 ,LE都有七個(gè)有效輸入信號(hào) ,包括四個(gè)來自 LAB局部互連的數(shù)據(jù)輸入信號(hào) ,一個(gè)來自可編程寄存器的饋送信號(hào)以及來自前級(jí)的進(jìn)位輸入和級(jí)聯(lián)輸入等 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件級(jí)聯(lián)鏈的使用 查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n“與”級(jí)聯(lián)鏈 “或”級(jí)聯(lián)鏈查找表d [ 3 . . 0 ]L E 1查找表d [ 7 . . 4 ]L E 2?查找表d [ ( 4 n －1 ) . . ( 4 n －4 ) ]L E n第 3章 Altera可編程邏輯器件 3） LE工作模式 FLEX10K有四種工作模式 ,即正常 、 運(yùn)算 、 加 /減計(jì)數(shù) 、 可清除計(jì)數(shù)模式 ,如圖 。 這個(gè)例子說明用 n個(gè) LE實(shí)現(xiàn) 4n個(gè)變量的邏輯功能 。 級(jí)聯(lián)鏈不能越過行中心 ,因?yàn)槊啃械闹行氖?EAB的位置 。 第 3章 Altera可編程邏輯器件 為了易于布線 ,比一個(gè) LAB長(zhǎng)的級(jí)聯(lián)鏈既可以在同行中相鄰兩個(gè)偶數(shù) LAB之間跨躍級(jí)聯(lián) ,也可以在同行中相鄰兩個(gè)奇數(shù) LAB之間跨躍級(jí)聯(lián) 。 級(jí)聯(lián)鏈可由 MAX+PLUSⅡ 編譯器在編譯時(shí)自動(dòng)生成 ,也可以由設(shè)計(jì)人員在設(shè)計(jì)輸入時(shí)手工創(chuàng)建 。 級(jí)聯(lián)鏈可使用“ 與 ” 邏輯或 “ 或 ” 邏輯來連接相鄰的 LE的輸出 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件進(jìn)位鏈的使用 查找表進(jìn)位鏈D 觸發(fā)器A1B1S1L E 1進(jìn)位輸入( 來自前一個(gè)L E )查找表進(jìn)位鏈D 觸發(fā)器A2B2S2L E 2進(jìn)位輸出( 去下一個(gè)L A B 中的L E )第 3章 Altera可編程邏輯器件 2） 級(jí)聯(lián)鏈 （ Cascade） 利用級(jí)聯(lián)鏈 ,FLEX10K結(jié)構(gòu)可以實(shí)現(xiàn)扇入很多的邏輯功能 。 寄存器在實(shí)現(xiàn)簡(jiǎn)單加法器時(shí)被旁路掉 ,或在實(shí)現(xiàn)累加器時(shí)起作用 。 第 3章 Altera可編程邏輯器件 圖 、 比較器 、計(jì)數(shù)器 。 進(jìn)位鏈不能跨過位于行中部的EAB。 即 ,長(zhǎng)度超過一個(gè) LAB的進(jìn)位鏈 ,要么從偶序號(hào) LAB跨接到偶序號(hào) LAB,要么從奇序號(hào) LAB跨接到奇序號(hào) LAB。 第 3章 Altera可編程邏輯器件 通過鏈接 LAB來實(shí)現(xiàn)多于八個(gè) LE的進(jìn)位鏈 。 進(jìn)位鏈邏輯可以由Quartus和 MAX+PLUSⅡ 編譯器在設(shè)計(jì)處理時(shí)自動(dòng)生成 ,或者由設(shè)計(jì)者在設(shè)計(jì)輸入期間手工建立 。 進(jìn)位信號(hào)通過超前進(jìn)位鏈從低序號(hào) LE向高序號(hào)位進(jìn)位 ， 同時(shí)進(jìn)位到 LUT和進(jìn)位鏈的下一級(jí) 。 大量使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)降低布局布線的多樣性 ， 因此 ,使用進(jìn)位鏈和級(jí)聯(lián)鏈限于對(duì)速度有要求的關(guān)鍵部分的設(shè)計(jì) 。 級(jí)聯(lián)鏈可以在最小的延時(shí)情況下實(shí)現(xiàn)多輸入邏輯 。 它們連接相鄰 LE,但沒有使用互連通道 。因?yàn)榧拇嫫骱?LUT可以用作互不相關(guān)的功能 ,所以這一特性能夠提高 LE的利用率。這兩個(gè)輸出信號(hào)能夠單獨(dú)控制。 LE有兩個(gè)驅(qū)動(dòng)互連通道的輸出信號(hào)。每個(gè)觸發(fā)器的時(shí)鐘（ Clock）、清除 (Clear)、預(yù)置 (Preset)等控制信號(hào)可以由全局信號(hào)、 I/O或任何內(nèi)部邏輯驅(qū)動(dòng)。 每個(gè) LE都能驅(qū)動(dòng)局部互連和Fast Track互連 ,如圖 。 每個(gè) LE含有一個(gè) 4輸入查找表 (LUT)、 一個(gè)帶有同步使能的可編程觸發(fā)器 、一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈 。 全局控制信號(hào)也可以由 LE輸出直接產(chǎn)生 。全局控制信號(hào)通過器件時(shí)失真很小 ,通常用作全局時(shí)鐘 、清除或置位等異步控制信號(hào) 。 LAB時(shí)鐘可以由器件的專用時(shí)鐘輸入引腳 、 全局信號(hào) 、 I/O信號(hào)或由 LAB局部互連信號(hào)直接驅(qū)動(dòng) 。 第 3章 Altera可編程邏輯器件 圖 FLEX10K器件的 LAB結(jié)構(gòu) 進(jìn)位輸 出與級(jí)聯(lián)輸 出28444444444L A B 控制信 號(hào)L A B 局部連 線( 1 )專用輸 入與全局信 號(hào)行連線 帶168 24168細(xì)節(jié)見 圖3 . 1 1列到行 連線帶列連線 帶L E 1L E 2L E 3L E 4L E 5L E 6L E 7L E 84第 3章 Altera可編程邏輯器件 每個(gè) LAB為八個(gè) LE提供四個(gè)反相可編程的控制信號(hào) 。 LAB為 FLEX10K器件提供的 “ 粗顆粒 ” 結(jié)構(gòu) ,容易實(shí)現(xiàn)高效布線 ,不但能提高器件利用率 ,還能提高器件性能 。 FLEX10KE器件還能實(shí)現(xiàn)高效雙端口 RAM。 、 FLEX10KE器件進(jìn)一步增強(qiáng)了FLEX10K系列的性能 。 每個(gè) EAB輸出能驅(qū)動(dòng)兩個(gè)行通道和兩個(gè)列通道 ,未用的行通道可由其它 LE驅(qū)動(dòng) 。因?yàn)?LE驅(qū)動(dòng) EAB局部互連 ,所以 LE能控制 EAB的 WE信號(hào)或時(shí)鐘信號(hào)。寫使能信號(hào) WE可以用全局信號(hào)或 EAB局部互連信號(hào)驅(qū)動(dòng)。如圖 ,EAB提供了一個(gè)靈活的時(shí)鐘信號(hào)驅(qū)動(dòng)和控制配置選項(xiàng) ,EAB的輸入和輸出可以使用不同的時(shí)鐘。 EAB能級(jí)聯(lián)形成多達(dá) 2048字的 RAM塊而不影響時(shí)序。 例如 ,兩個(gè) 256 8的 RAM塊可組成一個(gè) 256 16的 RAM,兩個(gè) 512 4的 RAM可以組合成一個(gè) 512 8的 RAM,如圖 。 EAB用作 RAM時(shí) ,每個(gè) EAB能配置成 256 12 1024 2048 1等尺寸 。 相比之下 ,EAB的同步 RAM產(chǎn)生自己的 WE信號(hào)和與全局時(shí)鐘匹配的自定序信號(hào) 。 第 3章 Altera可編程邏輯器件 EAB用作同步 RAM,要比異步 RAM更容易使用 。 EAB比 FPGA的優(yōu)點(diǎn)在于 :FPGA用小陣列分布式RAM塊實(shí)現(xiàn)板級(jí) RAM功能 ,這些 RAM塊尺寸增大時(shí)其延時(shí)時(shí)間難以預(yù)測(cè) 。 EAB的快速時(shí)間通道使這一先進(jìn)特性得到進(jìn)一步加強(qiáng) ,它允許設(shè)計(jì)者在沒有像 LE或 FPGARAM塊存在布線延時(shí)的同一級(jí)邏輯中實(shí)現(xiàn)復(fù)雜的邏輯功能 。 EAB的邏輯功能通過配置期間用只讀模式對(duì) EAB編程產(chǎn)生一個(gè)大型 LUT來實(shí)現(xiàn) 。 因?yàn)槠浯蠖`活 ,EAB也適用于實(shí)現(xiàn)像乘法器 ,矢量定標(biāo)器 ,校驗(yàn)等邏輯 。 IOE位于 Fast Track行線和列線的兩端 。 邏輯陣列每行也包含一個(gè) EAB。 FLEX10K器件的結(jié)構(gòu)如圖 。 第 3章 Altera可編程邏輯器件 當(dāng) IOE作為輸出時(shí) ,這些寄存器提供 輸出延時(shí) 。 當(dāng) IOE作為專用時(shí)鐘引腳時(shí) ,這些寄存器提供特殊性能 。I/O單元 每個(gè) I/O引腳由位于行 、 列互連通道末端的 I/O單元 （ IOE） 饋接 。Fast Track互連 FLEX10K器件內(nèi)部信號(hào)的互連和器件引腳之間的信號(hào)互連是由縱橫貫穿整個(gè)器件的快速通道（ Fast Track）互連提供的。 也可以將多個(gè) LAB組合起來構(gòu)成一個(gè)更大規(guī)模的邏輯塊 。 每個(gè) LE包含一個(gè) 4輸入的查找表 （ LUT） 、 一個(gè)可編程觸發(fā)器 、 進(jìn)位鏈和級(jí)連鏈等 。邏輯陣列 邏輯陣列由一系列邏輯陣列塊 (LAB)構(gòu)成 。 EAB可單獨(dú)使用 ,也可組合起來使用 。 在要實(shí)現(xiàn)存儲(chǔ)器功能時(shí) ,每個(gè) EAB可提供 2048個(gè)存儲(chǔ)位 ,用來構(gòu)造 RAM、 ROM、 FIFO和雙口 RAM。 第 3章 Altera可編程邏輯器件 四個(gè)全局信號(hào)可由四個(gè)專用輸入引腳驅(qū)動(dòng) ,也可以由器件內(nèi)部邏輯驅(qū)動(dòng) 。 另外 ,FLEX10K器件還包括六個(gè)用于驅(qū)動(dòng)寄存器控制端的專用輸入引腳 ,以確保高速低失真 （ 小于 ） 控制信號(hào)的有效分布 。 表 FLEX10K系列典型器件的性能比照 。 ⑨ 多種封裝形式 :引腳范圍為 84～ 600,封裝形式有TQFP、 PQFP、 BGA和 PLC等 。FLEX10KA、 10KE、 10KS器件支持熱插拔 。 ⑥ 支持多電壓 I/O接口 ,遵從 。實(shí)現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬 。實(shí)現(xiàn)快速加法 、 計(jì)數(shù) 、 比較等算術(shù)邏輯功能的專用進(jìn)位鏈 。具有快速建立時(shí)間和時(shí)鐘到輸出延時(shí)的外部寄存器 。 ④ 高速度 :時(shí)鐘鎖定和時(shí)鐘自舉選項(xiàng)分別用于減少時(shí)鐘延時(shí) /過沖和時(shí)鐘倍頻 。 ② 高密度 :提供 1萬～ 25萬個(gè)可用門 ,6144～ 40960位內(nèi)部 RAM。 FLEX10K器件由Altera的 Quartus和 MAX+PLUSⅡ 開發(fā)系統(tǒng)支持。配置數(shù)據(jù)也能從系統(tǒng)RAM或 Altera的 Bit Blaster/Byte Blaster下載電纜獲得。 嵌入式陣列和邏輯陣列結(jié)合而成的嵌入式門陣列的高性能和高密度特性 ,使得設(shè)計(jì)者可在單個(gè)器件中實(shí)現(xiàn)一個(gè)完整的系統(tǒng) 。 嵌入式陣列用來實(shí)現(xiàn)各種存儲(chǔ)器及復(fù)雜的邏輯功能 ,如數(shù)字信號(hào)處理 、 微控制器 、 數(shù)據(jù)傳輸?shù)?。 在調(diào)試時(shí) ,它允許設(shè)計(jì)者全面控制嵌入式宏邏輯和一般邏輯 ,可以方便地反復(fù)修改設(shè)計(jì) 。 然而 ,嵌入式邏輯塊通常不能改制 ,這就限制了設(shè)計(jì)者的選擇 。 像標(biāo)準(zhǔn)門陣列一樣 ,嵌入式門陣列采用一般的門海 （ Sea―of―Gate ） 結(jié)構(gòu)實(shí)現(xiàn)普通邏輯 ,因此 ,在實(shí)現(xiàn)大的特殊邏輯時(shí)會(huì)有潛在死區(qū) 。 FLEX10K系列器件容量可達(dá) 25萬門 ,能夠高密度、高速度、高性能地將整個(gè)數(shù)字系統(tǒng) ,包括 32位多總線系統(tǒng)集成于單個(gè)器件中。 第 3章 Altera可編程邏輯器