【正文】 619在系統(tǒng)可編程器件一般由哪些主要部分組成？620簡述在系統(tǒng)可編程器件 MAX7000S/E器件的主要結(jié)構(gòu)。簡述在系統(tǒng)可編程的基本概念。616簡述在系統(tǒng)可編程技術(shù) (ISP)的主要特點(diǎn)。簡述 GAL器件的輸出宏單元結(jié)構(gòu)。簡述 GAL16V8的內(nèi)部邏輯圖。0。1，否則 Z當(dāng)計(jì)數(shù)器中有進(jìn)位或借位時(shí)，計(jì)數(shù)器的外部輸出 Z==611采用可編程邏輯陣列（ PLA）設(shè)計(jì)實(shí)現(xiàn)三位二進(jìn)制模擬計(jì)數(shù)器。==0時(shí)，計(jì)數(shù)器減 1計(jì)數(shù)。1時(shí)，計(jì)數(shù)器加 1計(jì)數(shù)；當(dāng)外部輸入 X當(dāng)外部輸入 X69采用可編程邏輯陣列（ PLA）設(shè)計(jì)實(shí)現(xiàn) 2個(gè)三位二進(jìn)制數(shù)乘積運(yùn)算，畫出陣列圖。 BCD的格雷碼，畫出陣列圖。67采用可編程邏輯陣列（ PLA）設(shè)計(jì)實(shí)現(xiàn) 242165使用 JK觸發(fā)器，采用設(shè)計(jì) ROM的方法設(shè)計(jì)四位二進(jìn)制左移、右移同步時(shí)序邏輯電路，畫出陣列圖。BCD轉(zhuǎn)換成余碼，畫出陣列圖。62采用設(shè)計(jì) ROM的方法設(shè)計(jì)一位減加器，畫出陣列圖。 在系統(tǒng)可編程技術(shù)（ ISP）的思想，可編程器件的設(shè)計(jì)方法，也介紹了 Altera的 MAX7000S/E可編程器件的結(jié)構(gòu)。6本章小結(jié) 本章討論了將只讀存儲(chǔ)器和 PLA的設(shè)計(jì)方法用于設(shè)計(jì)組合邏輯電路和同步時(shí)序邏輯電路的思想和方法，它們是構(gòu)成可編程器件的基礎(chǔ)。 MAX7000S/E器件支持 JTAG（ ）邊界掃描測試。 設(shè)計(jì)員可以通過 MAX+PLUSⅡ 軟件以文本或波形形式的測試向量測試已編程的 MAX7000S/E器件。 MAX7000S/E器件可在基于 Windows的 PC上用 MAX+PLUSⅡ 編程器、 Altera邏輯編程卡、住編程部件（ MPU）及配套的適配器來進(jìn)行編程。 MAX7000S/E器件通過編程工具對(duì)下載的信息進(jìn)行編程。 上拉阻值通常為 50kΩ。 MAX7000S的結(jié)構(gòu)能內(nèi)部產(chǎn)生對(duì) EEPROM單元進(jìn)行編程時(shí)所需的高電壓，因此，在系統(tǒng)編程中僅需要單一的 。 )進(jìn)行在系統(tǒng)編程。 在系統(tǒng) /在線編程。 由于在 EEPROM內(nèi)的編程數(shù)據(jù)是看不見的，利用加密位可實(shí)現(xiàn)高級(jí)的設(shè)計(jì)加密。所有 MAX7000S/E器件都有一個(gè)可編程加密位，可以對(duì)被編程到器件內(nèi)的數(shù)據(jù)進(jìn)行加密。(1)當(dāng) Turbo位斷開時(shí)，電壓擺率設(shè)置在低噪聲狀態(tài)，這將減少噪聲的生成和地線上的毛刺。當(dāng) Turbo位接通時(shí)，電壓擺率設(shè)置在快速狀態(tài)。低電壓擺率能減少系統(tǒng)噪聲，同時(shí)也會(huì)產(chǎn)生 4ns～ 5ns的附加延遲。 MAX7000S/E的每一個(gè) I/O引腳的輸出緩沖器的電壓擺率都可以調(diào)整，也就是可配置成低噪聲方式或高速性能方式。3) MAX7000S/E系列器件可利用輸出配置選項(xiàng)為輸出提供諸如中斷和寫允許等的系統(tǒng)級(jí)信號(hào)。 OpenDrain漏極開路配置。當(dāng) VCCIO接 ，輸出電平和。根據(jù)輸出的要求， VCCIO引腳可連到 。所有封裝中的 5V器件都可以將 I/O設(shè)置在 。多電壓 I/O接口。 MAX7000S/E系列器件的輸出可以根據(jù)系統(tǒng)的各種需求進(jìn)行編程配置。 (2)這是因?yàn)?，在許多邏輯應(yīng)用中，所有門中只有小部分電路需要工作在最高頻率。 MAX7000S/E系列器件提供省電工作模式，可使用戶定義的信號(hào)路徑或整個(gè)器件工作在低功耗狀態(tài)。(1)圖 623 I/O控制塊 此時(shí)， I/O引腳可用做專用輸入引腳。所有 I/O引腳都有一個(gè)三態(tài)緩沖器，它由全局輸出使能信號(hào)中的一個(gè)控制，或者把使能端直接連接到地（ GND）或電源（ VCC）上。I/O控制塊。圖中 EEPROM單元控制二輸入 “與 ”門的一個(gè)輸入端，選擇驅(qū)動(dòng) LAB的信號(hào)。所有 MAX7000S/E器件的專用輸入、 I/O和宏單元輸出送到可編程連線陣列，可編程連線陣列再將這些信號(hào)送到器件內(nèi)的各個(gè)地方。并聯(lián)擴(kuò)展項(xiàng) (4)可編程連線陣列。 圖 621并聯(lián)擴(kuò)展項(xiàng)允許多達(dá) 20個(gè)乘積項(xiàng)直接饋送到宏單元的 “或 ”邏輯中，其中 5個(gè)乘積項(xiàng)由宏單元本身提供，另外 15個(gè)并聯(lián)擴(kuò)展項(xiàng)由該 LAB中臨近的宏單元提供。共享擴(kuò)展項(xiàng) 2)并聯(lián)擴(kuò)展項(xiàng)。如圖 620所示。共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)，并將它們反相后反饋到邏輯陣列中，以便于集中使用。共享擴(kuò)展項(xiàng)。 MAX7000利用共享和并聯(lián)擴(kuò)展乘積項(xiàng)，作為附加的乘積項(xiàng)直接輸送到 LAB的任一宏單元中。大多數(shù)邏輯功能可以用每個(gè)宏單元中的 5個(gè)乘積項(xiàng)實(shí)現(xiàn)，對(duì)于更復(fù)雜的邏輯功能， “與 ”要用到附加乘積項(xiàng)實(shí)現(xiàn)。(3) 每一個(gè)可編程寄存器的時(shí)鐘可配置成 3種不同方式：全局時(shí)鐘能實(shí)現(xiàn)從時(shí)鐘到輸出最快的性能，高電平有效的時(shí)鐘使能的全局時(shí)鐘，這種時(shí)鐘為每個(gè)寄存器提供使能信號(hào)，仍然能夠達(dá)到全局時(shí)鐘的快速時(shí)鐘性能；乘積項(xiàng)時(shí)鐘，在這種方式下，寄存器由來自宏單元或 I/O引腳的信號(hào)進(jìn)行時(shí)鐘控制。 每個(gè)宏單元寄存器也可以被旁路掉，實(shí)現(xiàn)組合邏輯工作方式。 乘積項(xiàng)選擇矩陣把這些乘積項(xiàng)分配到 “或 ”門和 “異或 ”門作為基本邏輯輸入，以實(shí)現(xiàn)組合邏輯功能。 MAX7000S/E器件的宏單元結(jié)構(gòu)每個(gè)宏單元由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等 3個(gè)功能塊組成。(2)宏單元。每 16個(gè)宏單元陣列組成一個(gè) LAB，多個(gè) LAB通過可編程互連陣列連接在一起。 Array (1)邏輯陣列塊。 圖 618 MAX7000S/E器件結(jié)構(gòu) MAX MAX7000S/E器件中包括邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和 I/O控制塊 5部分。 MAX對(duì)于具有邊界掃描測試能力和在系統(tǒng)編程能力的器件來說，測試比較方便。普通的 CPLD器件和 FPGA器件需要專用的編程器完成器件的編程。 器件編程是指將編程數(shù)據(jù)放到具體的可編程器件中去。 由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局與布線方案也給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，估計(jì)設(shè)計(jì)的性能以及檢查和消除競爭冒險(xiǎn)等是非常有必要的。仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中可以觀察各個(gè)節(jié)點(diǎn)的信號(hào)變化。此時(shí)的仿真沒有延時(shí)信息，進(jìn)行初步的功能測試。 設(shè)計(jì)校驗(yàn)過程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作是在設(shè)計(jì)處理過程中間同時(shí)進(jìn)行的。 設(shè)計(jì)校驗(yàn)對(duì)于 FPGA來說，是生成位流數(shù)據(jù)文件 (Bitstream設(shè)計(jì)處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。4）生成編程數(shù)據(jù)文件布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過之后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。劃分時(shí)應(yīng)使所需器件數(shù)目盡可能少，同時(shí)應(yīng)使用于器件之間通信的引腳數(shù)目最少。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化。 例如，檢查總的設(shè)計(jì)有否超出器件資源或規(guī)定的限制，指明違反規(guī)則情況給設(shè)計(jì)者糾正。編譯后列出錯(cuò)誤信息，報(bào)告給設(shè)計(jì)者，以便修改。在編譯過程中首先進(jìn)行語法檢驗(yàn)。1） 在設(shè)計(jì)處理過程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。 波形編輯功能還允許對(duì)波形進(jìn)行拷貝、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值，還可以通過將一組波形重復(fù)到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。 波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)。 語言的公開可利用性，使它們便于實(shí)現(xiàn)大規(guī)模系統(tǒng)的設(shè)計(jì)。 行為描述語言是目前常用的高層硬件描述語言，有 VHDL和 VerilogHDL等，它們都已成為 IEEE標(biāo)準(zhǔn)。 它們支持邏輯運(yùn)算方程、真值表、狀態(tài)機(jī)等方面的邏輯表達(dá)式。用硬件描述語言描述數(shù)字系統(tǒng)或者邏輯電路由硬件描述和行為描述組成。 2） 當(dāng)系統(tǒng)功能較復(fù)雜時(shí)，原理圖輸入方式效率低。這是一種最直接的設(shè)計(jì)描述方式，它使用軟件系統(tǒng)提供的元件庫、器件庫、各種符號(hào)和連線畫出原理圖，形成原理圖輸入文件。1） 設(shè)計(jì)輸入通常有以下幾種方式：設(shè)計(jì)輸入由于高層次的設(shè)計(jì)與器件及工藝無關(guān)，而且在芯片設(shè)計(jì)前就可以用軟件仿真手段驗(yàn)證系統(tǒng)方案的可行性。自頂向下設(shè)計(jì)法是目前最常用的設(shè)計(jì)方法，也是基于芯片的系統(tǒng)設(shè)計(jì)的主要方法。在對(duì)可編程邏輯器件芯片進(jìn)行設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等設(shè)計(jì)準(zhǔn)備工作。設(shè)計(jì)準(zhǔn)備可編程邏輯器件的設(shè)計(jì)是指利用開發(fā)軟件和編程工具對(duì)器件進(jìn)行開發(fā)的過程。傳統(tǒng)的可編程器件只能插在編程器上先進(jìn)行編程，然后再裝配，而 ISPPLD則可以先裝配，后進(jìn)行編程。Device）。（ ISPProgrammable這種修改或者重構(gòu)可以在產(chǎn)品設(shè)計(jì)、制造過程中的每個(gè)環(huán)節(jié)，甚至在交付用戶之后進(jìn)行。Programmable)是 20世紀(jì) 80年代提出的一種先進(jìn)的編程技術(shù)。在器件編程期間訪問該行，就執(zhí)行清除功能，整個(gè) “與 ”陣列、結(jié)構(gòu)控制字、電子標(biāo)簽以及保密單元統(tǒng)統(tǒng)被擦除，使編程的器件恢復(fù)到未使用的狀態(tài)。該單元只能在整體擦除時(shí)和陣列一起被擦除。 4)