第2章可編程邏輯器件基礎(chǔ)(參考版)
2025-07-23 09:18本頁(yè)面
【正文】 邊界掃描設(shè)計(jì)流程如圖所示。 （ 3）對(duì)單個(gè)核心邏輯進(jìn)行測(cè)試，可以初始化該邏輯并且利用其本身的測(cè)試結(jié)構(gòu)。這是板級(jí)測(cè)試的主要環(huán)節(jié)，也是邊界掃描結(jié)構(gòu)的主要應(yīng)用。 IEEE 邏 輯 核T D IT C KT M ST D O邊 界寄 存 器 S OP IP OS I串 行移 位捕 獲更 新版 本 器 件 型 號(hào) 制 造 廠 商4 b i t 1 6 b i t 1 1 b i t11 b i t3 1 2 8 2 7 1 2 1 11 0位 數(shù)M S BL S B標(biāo)志寄存器 邊界掃描寄存器 ? 1．板級(jí)測(cè)試策略 利用 IEEE 3步： （ 1）根據(jù) IEEE 。 IEEE C l o c k D RS h i f t D RU p d a t a D RC l o c k D RR e s e tS e l e c tC l o c k I RS h i f t I RU p d a t a I RE n a b l eT M ST C KT R S TT A P 控 制 器? 4．寄存器組： 指令寄存器（ IR），旁路寄存器（ BR），標(biāo)志寄存器（ IDR），邊界掃描寄存器（ BSR）。 IEEE 內(nèi) 部 掃 描 鏈邏 輯 核旁 路 寄 存 器標(biāo) 志 寄 存 器指 令 寄 存 器T D IT M ST R S T ( 可 選 )T D O IEEE ? 1．端口定義： TCK （測(cè)試時(shí)鐘端口）， TMS（測(cè)試模式選擇 ）， TDI（測(cè)試數(shù)據(jù)輸入）， TDO（測(cè)試數(shù)據(jù)輸出）。分別是：芯片級(jí)測(cè)試、板級(jí)測(cè)試和系統(tǒng)級(jí)測(cè)試。 目前 ， 大多數(shù)高密度的可編程邏輯器件都已普遍應(yīng)用 JTAG技術(shù) ， 支持邊界掃描技術(shù) 。 CPLD/FPGA開(kāi)發(fā)工具 由于各 PLD公司的 CPLD/FPGA產(chǎn)品在價(jià)格 、 性能 、 邏輯規(guī)模 、封裝以及 EDA開(kāi)發(fā)工具性能等方面各有千秋 ， 設(shè)計(jì)者必須根據(jù)不同的開(kāi)發(fā)項(xiàng)目在其中做出最佳的選擇一般應(yīng)考慮以下幾個(gè)問(wèn)題： ? 1．器件資源的選擇 ? 2．器件速度的選擇 ? 3．器件功耗的選擇 ? 4．器件封裝的選擇 ? 5． CPLD和 FPGA之間的選擇 ? 6．其他因素的選擇 CPLD/FPGA的應(yīng)用選擇 ? 為了解決 ASIC及可編程邏輯器件等超大規(guī)模集成電路的測(cè)試問(wèn)題 ， 自 1986年開(kāi)始 ， 歐美一些大公司聯(lián)合成立了一個(gè)組織 ——“聯(lián)合測(cè)試行動(dòng)小組 ” （ JTAG—Joint Test Action Group） ， 開(kāi)發(fā)并制定了 。把設(shè)計(jì)下載到對(duì)應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)。適配通常都由可編程邏輯器件的廠商提供的專(zhuān)門(mén)針對(duì)器件開(kāi)發(fā)的軟件來(lái)完成。 ? 4．適配器。 CPLD/FPGA開(kāi)發(fā)工具 ? 3．仿真器 。 （ 2） Synplicity公司的 Synplify Pro綜合器。 ? 2． HDL綜合器常用的三種綜合器 。 CPLD/FPGA開(kāi)發(fā)工具 ? 1． 設(shè)計(jì)輸入編輯器 。 根據(jù) CPLD/FPGA的設(shè)計(jì)流程 ， 其開(kāi)發(fā)工具大致可分為設(shè)計(jì)輸入編輯器 、 HDL綜合器 、 仿真器 、 適配器 （ 布局布線器 ） 、 和下載編程器等五個(gè)模塊 。 ? 5．編程下載和硬件測(cè)試 把適配后生成的下載或適配文件，通過(guò)編程器或編程電纜裝入到 FPGA或 CPLD器件中的過(guò)程稱(chēng)為下載。 適配器也稱(chēng)為結(jié)構(gòu)綜合器 ， 它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中 ， 使之產(chǎn)生最終的下載文件 ， 如 JEDEC、 Jam格式的文件 。 綜合過(guò)程將把軟件設(shè)計(jì)的 HDL描述與硬件結(jié)構(gòu)掛鉤 ， 是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟 ， 是文字描述與硬件實(shí)現(xiàn)的一座橋梁 。 設(shè)計(jì)輸入有多種表達(dá)方式 ， 其中最常用的是原理圖方式和 HDL文本方式兩種 。 HDL 文本綜合F P G A / C P L D適配F P G A / C P L D編程下載功能仿真時(shí)序仿真在線測(cè)試? 1． 設(shè)計(jì)輸入 （ Design Input） 。 CPLD/FPGA設(shè)計(jì)流程 設(shè)計(jì)輸入 在實(shí)踐中進(jìn)一步了解支持這一設(shè)計(jì)流程的諸多設(shè)計(jì)工具 ， 有利于有效地排除設(shè)計(jì)中出現(xiàn)的問(wèn)題 ， 提高設(shè)計(jì)質(zhì)量和總結(jié)設(shè)計(jì)經(jīng)驗(yàn) 。 基于 SRAM的編程元件 ? 了解可編程邏輯器件的設(shè)計(jì)開(kāi)發(fā)流程對(duì)于正確地選擇和使用 EDA軟件 ， 優(yōu)化設(shè)計(jì)項(xiàng)目 ， 提高設(shè)計(jì)效率十分有益 。 它的基本單元是由 5個(gè)晶體管組成的存儲(chǔ)器 。 閃速存儲(chǔ)器與 EPROM和 EEPROM一樣屬于浮柵編程器件 ， 其存儲(chǔ)單元也是由帶兩個(gè)柵極的 MOS管組成 。 EEPROM 有多種工藝 ， 也是基于浮柵技術(shù) 。EPROM的基本結(jié)構(gòu)是一個(gè)浮柵管 ， 浮柵管相當(dāng)于一個(gè)電子開(kāi)關(guān) ，當(dāng)浮柵中沒(méi)有注入電子時(shí) ， 浮柵管導(dǎo)通；當(dāng)浮柵中沒(méi)有注入電子后 ， 浮柵管截止 。 這些開(kāi)關(guān)元件在未編程時(shí)處于開(kāi)路狀態(tài) ， 編程時(shí) ， 在其兩端加上編程電壓 ， 反熔絲就會(huì)由高阻抗變?yōu)榈妥杩?， 從而實(shí)現(xiàn)兩個(gè)極間
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