[工學(xué)]第8章可編程邏輯器件(參考版)
2025-03-25 09:04本頁面
【正文】 FPLA、 PAL雙極型、熔絲工藝或 UVCMOS工藝，低密度 GAL、 E2CMOS 低密度 EPLD UVCMOS工藝，高密度 FPGACOMSSRAM，高密度 以上都需要編程期 以及 ISP— PLDE2CMOS ，高密度 第八章 可編程邏輯器件 83 習(xí)題 題 題 題 。 串行時(shí)鐘輸入，為片內(nèi)提供時(shí)鐘 模式控制輸入 SDI：數(shù)據(jù)和命令串行輸入 SD：數(shù)據(jù)和命令串行輸出 第八章 可編程邏輯器件 80 ispGDs (In System Programmable Generic Digital Switch) 圖 Lattice公司的 ispGDs22結(jié)構(gòu) 可編程開關(guān)矩陣 可編程 IOC 第八章 可編程邏輯器件 81 第八章 可編程邏輯器件 82 本章小結(jié) ● 本章重點(diǎn)介紹了各種 PLD在電路結(jié)構(gòu)和性能上的特點(diǎn)，以及它們都能用來實(shí)現(xiàn)哪些邏輯功能，適用在哪些場(chǎng)合。 進(jìn)入編程，將編程數(shù)據(jù)從SDI移入寄存器 將編程數(shù)據(jù)由 SDO從寄存器移出，進(jìn)行校驗(yàn)。 第八章 可編程邏輯器件 70 接通電源以后如 MOD=H、SDI=L，則自動(dòng)進(jìn)人正常工作狀態(tài) S0，與 GAL16V8的工作狀態(tài)相同。例如 ispGAL16Z8，它的電路結(jié)構(gòu)框圖如圖 8． 8． l所示。就是將 JEDEC文件由計(jì)算機(jī)送給編程器，再由編程器將編程數(shù)據(jù)寫人 PLD中。將源程序輸人計(jì)算機(jī)，并運(yùn)行相應(yīng)的編譯程序或匯編程序，產(chǎn)生記錄 PLD編程數(shù)據(jù)的標(biāo)準(zhǔn)文件格式 JEDEC文件。得到邏輯函數(shù)式、真值表或狀態(tài)轉(zhuǎn)換表（圖） 選定 PLD的類型和型號(hào) 選定開發(fā)系統(tǒng)。將寫好數(shù)據(jù)的 PLD從編程器上取下，用實(shí)驗(yàn)方法測(cè)試它的邏輯功能，檢查它是否達(dá)到了設(shè)計(jì)要求。 編程器是對(duì) PLD進(jìn)行寫人和擦除的專用裝置，能提供寫人或擦除操作所需要的電源電壓和控制信號(hào)，并通過串行接口從計(jì)算機(jī)接收編程數(shù)據(jù)，最終寫進(jìn) PLD中。屬于這種集成化的軟件系統(tǒng)有 Xilinx公司的XACTS． 0， Lattice公司的 ISP Synario System等。一些 PLD產(chǎn)品公司都推出了集成化開發(fā)系統(tǒng)軟件（軟件包）。例如 Data I／ O公司的 Synario就屬于這樣的軟件。另外還有電路模擬和自動(dòng)測(cè)試等附加功能。 ????????????硬件原理圖收集型編譯型匯編型軟件開發(fā)系統(tǒng) PLD的編程 ★必須采用開發(fā)系統(tǒng)的支持 第八章 可編程邏輯器件 64 進(jìn)人 80年代以后，比較流行的有 Data I／ O公司研制的ABEL和 Logical Device公司的 CUPL。要求以化簡后的與一或邏輯式輸人，不具備自動(dòng)化簡功能，對(duì)不同類型 PLD的兼容性較差。 如果數(shù)據(jù)讀人過程中出現(xiàn) RESET=0信號(hào)，則裝載過程停止，并清除編程存儲(chǔ)器，重新開始裝載過程。 然后啟動(dòng)并行讀入數(shù)據(jù)，并且可以同時(shí)在 DOUT讀出。 第八章 可編程邏輯器件 60 圖 XC2064的主并裝載模式 （ a） 電路接法 （ b） 寫入數(shù)據(jù)的時(shí)序圖 第八章 可編程邏輯器件 61 圖 石英晶體振蕩器電路 第八章 可編程邏輯器件 62 圖 裝載過程的流程圖 接通電源后，內(nèi)部的復(fù)位電路被觸發(fā)，開始清除編程數(shù)據(jù)存儲(chǔ)器。當(dāng)裝載過程結(jié)束， D／ P變成高電平。如果在裝人數(shù)據(jù)的過程中 RESET端，出現(xiàn)低電平輸人信號(hào)，則編程數(shù)據(jù)存儲(chǔ)器將被清除，重新開始裝載過程。在回讀時(shí) CCLK是一個(gè)輸人時(shí)鐘信號(hào)端。 CCLK為時(shí)鐘引腳。 第八章 可編程邏輯器件 59 RCLK是另一個(gè)輸出時(shí)鐘信號(hào)，它的頻率為 CCLK的 1／8。 DOUT是數(shù)據(jù)輸出端， 在裝載過程中，寫人數(shù)據(jù)的同時(shí)就把數(shù)據(jù)又變成串行數(shù)據(jù)從 DOUT端輸出，可作為另一片 FPGA的串行數(shù)據(jù)輸人。 HDC和 LDC是兩個(gè)表示裝載數(shù)據(jù)正在進(jìn)行的信號(hào)端，裝載過程中 HDC始終為高電平，LDC始終為低電平。 M0是專用引腳， M2是裝載結(jié)束后的 I/O腳之一， M1是回讀信號(hào)端 . 第八章 可編程邏輯器件 58 PWRDWN是掉電輸人信號(hào)。 D 0～ D7，是數(shù)據(jù)輸人端，裝載完成后都可作為用戶可編程的 1／ O引腳用。 第八章 可編程邏輯器件 57 A0～ A15是地址代碼輸出端，裝載開始便自動(dòng)地順序輸出地址代碼 )給EPROM。 圖 8． 6． 12（ a）是“主并模式”裝載的電路圖。下面仍以XC2022系列 FPGA為例，說明裝載的過程。 圖 FPGA內(nèi)部的互連資源 第八章 可編程邏輯器件 53 圖 開關(guān)矩陣和可編程連接點(diǎn) 第八章 可編程邏輯器件 54 圖 利用水平和垂直通用連線和開關(guān)矩陣實(shí)現(xiàn)連接 第八章 可編程邏輯器件 55 圖 用直接連線實(shí)現(xiàn)連接 第八章 可編程邏輯器件 56 FPGA編程數(shù)據(jù)的加載 將編程數(shù)據(jù)寫人 FPGA內(nèi)部編程數(shù)據(jù)存儲(chǔ)器稱為加載。 MUX4可以選組合電路輸出 G，也可以選輸人變量 D作為異步置零信號(hào)。 時(shí)鐘信號(hào)由 MUXI給出，既可選擇片內(nèi)公共時(shí)鐘 CLK，工作在同步方式；又可以選擇組合電路的輸出
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