【正文】 如表 54所示， 邏輯函數(shù)發(fā)生器被用作片內(nèi) RAM時(shí)有多種配置模式。 圖 535 快速進(jìn)位邏輯電路 GG進(jìn)位邏 輯F進(jìn)位邏 輯FCOUTCIN D O W N快速進(jìn)位邏 輯G′F′CIN U PCOUTG4G3G2G1F4F3F2F1 4） 邏輯函數(shù)發(fā)生器用作片內(nèi) RAM 邏輯函數(shù)發(fā)生器 G和 F除了能夠?qū)崿F(xiàn)一般的組合邏輯函數(shù)以外， 它們各自的 16個(gè)可編程數(shù)據(jù)存儲(chǔ)單元還可以被用作片內(nèi) RAM。如果將多個(gè) CLB通過進(jìn)位輸入 /輸出級(jí)連起來， 還可以擴(kuò)展到任意長(zhǎng)度。 3） 為了提高 FPGA的運(yùn)算速度， 在 CLB的兩個(gè)邏輯函數(shù)發(fā)生器G和 F之前還設(shè)計(jì)了快速進(jìn)位邏輯電路，如圖 535所示。 兩個(gè)觸發(fā)器還有一個(gè)共用信號(hào) ——置位 /復(fù)位信號(hào) SR， 它可以被編程為對(duì)每個(gè)觸發(fā)器獨(dú)立的復(fù)位或置位信號(hào)。 觸發(fā)器的激勵(lì)信號(hào)可以通過可編程數(shù)據(jù)選擇器從 DIN、 G′ 、 F′和 H′中選擇。 這樣， 一個(gè) CLB可以實(shí)現(xiàn)高達(dá) 9個(gè)變量的邏輯函數(shù)。 在 XC4000E系列的 CLB中共有 3個(gè)函數(shù)發(fā)生器， 它們構(gòu)成一個(gè)二級(jí)電路。因?yàn)橹灰獙?n個(gè)輸入變量作為 SRAM的地址，把 2n個(gè)函數(shù)值存到相應(yīng)的 SRAM單元中， 那么 SRAM的輸出就是邏輯函數(shù)。 在 13個(gè)輸入中， G1～ G F1～ F4為 8個(gè)組合邏輯輸入， K為時(shí)鐘信號(hào)， C1～ C4是 4個(gè)控制信號(hào)，它們通過可編程數(shù)據(jù)選擇器分配給觸發(fā)器時(shí)鐘使能信號(hào) EC、觸發(fā)器置位 /復(fù)位信號(hào) SR/H0、直接輸入信號(hào) DIN/H2及信號(hào) H1；在 4個(gè)輸出中， X、 Y為組合輸出， XQ、 YQ為寄存器 /控制信號(hào)輸出。圖 534為XC4000E中 CLB的簡(jiǎn)化結(jié)構(gòu)框圖，它主要由快速進(jìn)位邏輯、 3個(gè)邏輯函數(shù)發(fā)生器、 2個(gè) D觸發(fā)器、 多個(gè)可編程數(shù)據(jù)選擇器以及其它控制電路組成。 整個(gè)芯片的邏輯功能是通過對(duì)芯片內(nèi)部的 SRAM編程確定的。 下面主要以 Xilinx公司的第三代 FPGA產(chǎn)品 ——XC4000系列為例，介紹 FPGA的電路結(jié)構(gòu)和工作原理。而由于基本邏輯單元的排列方式與掩膜可編程的門陣列 GA類似，所以沿用了門陣列這個(gè)名稱。 圍繞該矩陣設(shè)有 I/O單元，邏輯單元之間以及邏輯單元與 I/O單元之間通過可編程連線進(jìn)行連接。 多數(shù) CPLD中的互連資源都有類似于 MAX7000A的 PIA的這種結(jié)構(gòu)，這種連接線最大的特點(diǎn)是能夠提供具有固定時(shí)延的通路， 也就是說信號(hào)在芯片中的傳輸時(shí)延是固定的、可以預(yù)測(cè)的， 所以將這種連接線稱為確定型連接線。 圖 5’32表明了饋入到 PIA的信號(hào)是如何送到 LAB的。 P I A…UCCt o O t h e r I / O P i n s G N Df r o mM a c r o c e l lO p e n D r a i n O u t p u tS l e w R a t e C o n t r o lF a s t I n p u t t oM a c r o c e l lR e g i s t e rt o P I AO E S e l e c t M u l t i p l e x e r6 o r 1 0 G t o b a lO u t p u t E n a b l e S i g n a l s…圖 531 MAX7000A的I/O控制塊結(jié)構(gòu) 4． 可編程互連陣列 PIA 通過可編程互連陣列可以將多個(gè) LAB和 I/O控制塊連接起來構(gòu)成所需要的邏輯。所有的 I/O引腳都有一個(gè)三態(tài)輸出緩沖器， 可以從6～ 10個(gè)全局輸出使能信號(hào)中選擇一個(gè)信號(hào)作為其控制信號(hào)， 也可以選擇集電極開路輸出。 3． 輸入 /輸出控制塊 輸入 /輸出控制塊（ I/O Control Block）的結(jié)構(gòu)如圖 531所示。 在組合邏輯工作方式下，觸發(fā)器被旁路； 在時(shí)序邏輯工作方式下， 觸發(fā)器的控制信號(hào)（清零、 置位、 時(shí)鐘和使能）可以通過編程選擇， 觸發(fā)器的輸入可以來自本單元的組合輸出， 也可以直接來自于 I/O引腳。圖 530（ b）表明了并聯(lián)擴(kuò)展項(xiàng)是如何從相鄰宏單元借用的。 在 MAX7000A的 LAB中， 16個(gè)宏單元被分成兩組， 每組有 8個(gè)宏單元（即一組為 1～ 8， 另一組為 9～ 16）， 從而在 LAB中形成兩條獨(dú)立的并聯(lián)擴(kuò)展項(xiàng)借出 /借入鏈。 圖 530 MX7000A的擴(kuò)展乘積項(xiàng) (a) 共享擴(kuò)展項(xiàng)； ( a )……宏單元 乘積項(xiàng)邏 輯宏單元 乘積項(xiàng)邏 輯乘積項(xiàng) 選擇矩陣來自 P I A 的36 個(gè)信號(hào)16 個(gè)可共 享擴(kuò)展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)是指在一些宏單元中沒有被使用的乘積項(xiàng)， 并且可以被直接饋送到相鄰的宏單元的或邏輯以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)。 這樣每個(gè) LAB最多可以有 16個(gè)共享擴(kuò)展項(xiàng)被本 LAB的任何一個(gè)宏單元所使用。 擴(kuò)展乘積項(xiàng)有兩種： 共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)。并聯(lián)擴(kuò) 展項(xiàng)( 來自其它 宏單元) G l o b a lC l o c k s圖 529 MAX7000A的宏單元 2） 盡管大多數(shù)邏輯函數(shù)可以用一個(gè)宏單元的 5個(gè)乘積項(xiàng)來實(shí)現(xiàn)， 但在某些復(fù)雜的函數(shù)中需要用到更多的乘積項(xiàng)，這樣就必須利用另外的宏單元。 乘積項(xiàng)選擇矩陣3 6 S i g n a l sf r o m P I A 16 個(gè) 共 享 擴(kuò) 展 項(xiàng) 1） 與陣列、 與陣列用于實(shí)現(xiàn)組合邏輯， 每個(gè)宏單元的與陣列可以提供 5個(gè)乘積項(xiàng)。 2． 宏單元 Macrocell MAX7000A的宏單元如圖 529所示，它包括與陣列、乘積項(xiàng)選擇陣列以及由一個(gè)或門、 一個(gè)異或門、一個(gè)觸發(fā)器和 4個(gè)多路選擇器構(gòu)成的 OLMC。每個(gè) LAB由 16個(gè)宏單元組成， 輸入到每個(gè) LAB的有如下信號(hào)： ① 來自于 PIA的 36個(gè)通用邏輯輸入； ② 全局控制信號(hào)（時(shí)鐘信號(hào)、 清零信號(hào)）； ③ 從 I/O引腳到寄存器的直接輸入通道， 用于實(shí)現(xiàn)MAX7000A的最短建立時(shí)間。63 t o 1 6 I / OL A B B 3 t o 1 61663 t o 1 6 I / OL A B A3 t o 1 616 另外， MAX7000A結(jié)構(gòu)中還包括 4個(gè)專用輸入， 它們既可以作為通用邏輯輸入，也可以作為高速的全局控制信號(hào)（ 1個(gè)時(shí)鐘信號(hào)、 1個(gè)清零信號(hào)和兩個(gè)輸出使能信號(hào)）。 它采用 CMOS制造工藝和E2PROM編程工藝， 并可以進(jìn)行在系統(tǒng)編程。 下面以 Altera公司生產(chǎn)的 MAX7000系列為例， 介紹 CPLD的電路結(jié)構(gòu)及其工作原理。 簡(jiǎn)單地講，CPLD就是將多個(gè) SPLD集成到一塊芯片上，并通過可編程連線實(shí)現(xiàn)它們之間的連接。 圖 527 CPLD的一般結(jié)構(gòu) 邏 輯 塊I / O邏 輯 塊邏 輯 塊I / O邏 輯 塊可編程互連邏 輯 塊I / O邏 輯 塊邏 輯 塊I / O邏 輯 塊 CPLD的這種結(jié)構(gòu)是在 GAL的基礎(chǔ)上擴(kuò)展、改進(jìn)而成的， 盡管它的規(guī)模比 GAL大得多，功能也強(qiáng)得多，但它的主體部分 ——可編程邏輯塊仍然是基于乘積項(xiàng)（即： 與 或陣列）的結(jié)構(gòu)，因而將其稱為陣列擴(kuò)展型 HDPLD。 部分 HDPLD產(chǎn)品及其主要性能如表 53所示。 其中最具有代表性的還是 Xilinx公司的FPGA器件和 Altera公司的 CPLD器件， 它們開發(fā)得較早， 占據(jù)了大部分的 PLD市場(chǎng)。 高密度可編程邏輯器件 HDPLD HDPLD包括 EPLD、 CPLD和 FPGA三種，大致可以分為兩類： 一類是與標(biāo)準(zhǔn)門陣列結(jié)構(gòu)類似的單元型 HDPLD——FPGA； 另一類是基于與 或陣列結(jié)構(gòu)（或稱為乘積項(xiàng)結(jié)構(gòu)）的陣列擴(kuò)展型HDPLD——EPLD和 CPLD， 其中 CPLD是 EPLD的改進(jìn)型器件。 ② GAL仍屬于低密度 PLD器件，而且正是由于電路的規(guī)模較小，所以人們不需要讀取編程信息，就可以通過測(cè)試等方法分析出某個(gè) GAL實(shí)現(xiàn)的邏輯功能， 使得 GAL可加密的優(yōu)點(diǎn)不能完全發(fā)揮。 但是 GAL也有明顯的不足之處： ① 電路的結(jié)構(gòu)還不夠靈活。 寄存器同步預(yù)置功能是指可以將寄存器預(yù)置成任何一個(gè)特定的狀態(tài)，以實(shí)現(xiàn)對(duì)電路的 100%測(cè)試。 ⑤ 具有上電復(fù)位和寄存器同步預(yù)置功能。 ③ 由于采用 E2PROM編程工藝， 器件可以用電擦除并重復(fù)編程， 編程次數(shù)一般都在 100次以上， 將設(shè)計(jì)風(fēng)險(xiǎn)降到最低。 圖 526 OLMC的 4 (a) 專用組合輸出； (b) 專用輸入； (c) 寄存器輸出； (d) 組合輸入 /輸出 1X O R ( n )O( a )0X O R ( n )O( b )來自鄰 級(jí)輸出 ( m )DCKX O R ( n )OX O R ( n )O( c ) ( d )OE 4． GAL器件的優(yōu)、 缺點(diǎn) 在 SPLD中， GAL是應(yīng)用最廣泛的一種， 它主要有以下一些優(yōu)點(diǎn)： ① 與中、小規(guī)模標(biāo)準(zhǔn)器件相比， 減少了設(shè)計(jì)中所用的芯片數(shù)量。當(dāng)某一個(gè)禁止位為 0時(shí)，則相應(yīng)的乘積項(xiàng)恒為 0，表明在邏輯中不需要這個(gè)乘積項(xiàng)。另外， 在 GAL16V8的OLMC19和 OLMC12中， AC0和 AC1(m)分別被 SYN和 SYN所代替。 除了以上提到的控制位外，在 GAL16V8中還有一個(gè)同步位SYN和 64個(gè)乘積項(xiàng)禁止位。它是一個(gè)受本單元控制位AC0、 AC1(n)和相鄰單元控制位 AC1(m)控制的四選一數(shù)據(jù)選擇器， 用于選擇由 OLMC反饋回與陣列的信號(hào)。當(dāng) AC0 = AC1(n) = 0時(shí)，選擇 UCC作為使能信號(hào)，輸出三態(tài)緩沖器處于常通狀態(tài)；當(dāng) AC0 = 0且 AC1(n) = 1時(shí)，選擇地電平作為使能信號(hào)，輸出三態(tài)緩沖器處于高阻狀態(tài)，引腳作為輸入引腳使用； 當(dāng) AC0 = 1且 AC1(n) = 0時(shí)，輸出三態(tài)緩沖器受全局輸出使能信號(hào) OE控制；當(dāng) AC0 = 1且 AC1(n) = 1時(shí)，選擇來自于與陣列的第 8個(gè)乘積項(xiàng)作為使能信號(hào)。 ③ 三態(tài)數(shù)據(jù)選擇器（ STMUX）。 它也是一個(gè)受控制位 AC0和AC1(n)控制的二選一數(shù)據(jù)選擇器。當(dāng) AC0 = 0或 AC1(n) = 0時(shí)， 來自于與陣列的第 8個(gè)乘積項(xiàng)被接入到或門的第 8個(gè)輸入端； 當(dāng) AC0 = AC1(n) = 1時(shí)， 接入到或門的第 8個(gè)輸入端的信號(hào)為 0。 （ 4） 四個(gè)數(shù)據(jù)選擇器： ① 乘積項(xiàng)數(shù)據(jù)選擇器（ PTMUX）。當(dāng) XOR(n) = 0時(shí)， 低電平輸出有效；當(dāng) XOR(n) = 1時(shí)，高電平輸出有效。 （ 1） 一個(gè) 8輸入的或門：或門的 7個(gè)輸入是直接來自于與陣列輸出的乘積項(xiàng)， 第 8個(gè)輸入來自于乘積項(xiàng)數(shù)據(jù)選擇器的輸出。圖 5’25給出了GAL16V8的 OLMC結(jié)構(gòu)圖和控制字示意圖。 第 62 第 63行是一個(gè)整體擦除位，編程系統(tǒng)對(duì)這一位進(jìn)行擦除將導(dǎo)致整個(gè)芯片中所有的編程單元都被擦掉。 只有當(dāng)整個(gè)芯片的編程數(shù)據(jù)被擦除時(shí)，加密單元才同時(shí)被擦除。 第 60行是一個(gè) 82位的結(jié)構(gòu)控制字， 用于控制 OLMC的工作模式和乘積項(xiàng)的禁止。用戶可以在這里存放器件的編號(hào)、電路編號(hào)、編程日期、版本號(hào)等信息，以備查詢。 第 0～ 31行是與陣列的編程單元， 每行有 64位， 編程后可以產(chǎn)生 64個(gè)乘積項(xiàng)。 編程是逐行進(jìn)行的。 在對(duì) GAL16V8進(jìn)行編程時(shí)，需要用到以下幾個(gè)引腳：引腳 1為編程時(shí)鐘輸入端 SCLK；引腳 11為編程電壓輸入端 PRLD；引腳 9被作為編程數(shù)據(jù)串行輸入端 SDI；引腳 12為編程數(shù)據(jù)串行輸出端SDO； 電源端 UCC（引腳 20）和接地端 GND（引腳 10）。 它主要由 5部分組成： ①8個(gè)輸入緩沖器（引腳 2～ 9作為固定輸入端口）； ② 8個(gè)三態(tài)結(jié)構(gòu)的輸出緩沖器（引腳 12～ 19作為 I/O端口）； ③