【正文】 圖 FLEX10K器件定時(shí)模型 專用時(shí)鐘/ 輸入互連邏輯單元 嵌入式陣列塊I / O 單元圖 FLEX10K器件 EAB定時(shí)模型 tE A B D A T A 1tE A B D A T A 2tE A B W E 1tE A B W E 2tE A B C L KtE A B C OtE A B B Y P A SStE A B S UtE A B HtE A B C HtE A B C LtAAtDDtWPtW D S UtWDHtW A S UtWAHtWOtE A B O U TE A B 輸出延時(shí)輸出寄存器延時(shí)R A M / R O M塊延時(shí)輸入寄存器延時(shí)tE A B C OtE A B B Y P A SStE A B S UtE A B HtE A B C HtE A B C LE A B 數(shù)據(jù)輸入延時(shí)數(shù)據(jù)輸入地址WE輸入寄存器時(shí)鐘輸出寄存器時(shí)鐘E A B 時(shí)鐘延時(shí)輸出寫使能輸入寄存器延時(shí)圖 FLEX10K器件 IOE延時(shí)模型 輸出數(shù)據(jù)延時(shí)tIOD數(shù)據(jù)輸入I / O 單元控制延時(shí)tIOC時(shí)鐘使能清除時(shí)鐘輸出使能I / O 寄存器反饋延時(shí)tI O C OtI O C O M BtI O S UtIOHtI O C L RtOD1tOD2tOD3tXZtZX1tZX2tZX3tI N R E G輸入寄存器延時(shí)I / O 寄存器延時(shí)輸出延時(shí)tI O F D數(shù)據(jù)反饋到快速通道互連輸入延時(shí)tI N C O M B數(shù)據(jù)輸出 圖 FLEX10K器件 LE延時(shí)模型 tLUTtR LUTtC LUT查找表延遲打包寄存器延時(shí)tP A C K E DtCtEN寄存器控制延時(shí)tC G E N RtC G E NtC I C O進(jìn)位鏈延時(shí)tCOtC O M BtSUtHtPREtCLRtL A B C A R R Y進(jìn)位輸出 級(jí)聯(lián)輸出tL A B C A S CtC A S C數(shù)據(jù)輸出級(jí)聯(lián)輸入寄存器延時(shí)進(jìn)位輸入數(shù)據(jù)輸入控制輸入圖 FLEX10K同步雙向引腳延時(shí)模型 P R NC L R ND QO E 寄存器P R NC L R ND Q輸出寄存器P R NC L R ND Q雙向引腳輸入寄存器tX Z B I D I RtZ X B I D I RtO U T C O B I D IRtI N S U B I D I RtI N H B I D I R。 圖 FLEX10K器件的整體定時(shí)模型 ,它給出了器件內(nèi)各個(gè)單元間可能的路徑圖 。 仿真器可在邏輯綜合前進(jìn)行功能仿真 ,也可在綜合后進(jìn)行 分辨率的實(shí)時(shí)仿真 。 復(fù)雜的已標(biāo)記路徑可以包含多個(gè)源 LE到目標(biāo) LE路徑的組合 。 例如 ,同一行兩個(gè) LE間的寄存器性能可以通過(guò) LE寄存器時(shí)鐘到輸出延時(shí) tCO、 互連延時(shí) Tsame ROW、 LE查找表延時(shí) tLUT、 寄存器建立時(shí)間等參數(shù)評(píng)估 tSU。這種可預(yù)測(cè)性與 FPGA形成對(duì)比 ,因?yàn)?FPGA采用分段式結(jié)構(gòu) ,因而性能不可預(yù)測(cè) 。 用戶在生產(chǎn)過(guò)程的各個(gè)階段 ,可采用各種測(cè)試模型數(shù)據(jù)對(duì)器件進(jìn)行配置測(cè)試 。 3. 常規(guī)測(cè)試 所有的 FLEX10K器件在出廠前都經(jīng)過(guò)了功能測(cè)試 ,并保證合格 。 所有的 FLEX10K器件也能夠通過(guò)串行 /并行下載電纜及使用了 Jam編程與測(cè)試語(yǔ)言的硬件進(jìn)行配置 。 可以通過(guò)連接各個(gè)器件上的配置使能 nCE和配置使能輸出 nCEO引腳 ,用五種方法之一配置多個(gè)FLEX10K器件 。 EPC EPC2或 EPC1441配置器件 、 智能控制器或者 JTAG 端口均能用于控制FLEX10K器件的配置 。在器件配置前及配置過(guò)程中 ,所有 I/O引腳由鉗位電阻上拉到 VCCIO。 實(shí)時(shí)重配置通過(guò)用一個(gè)器件腳強(qiáng)行使器件進(jìn)入命令模式 ,裝入不同的配置數(shù)據(jù) ,重新初始化器件 ,并且恢復(fù)到用戶模式工作的方法來(lái)實(shí)現(xiàn)。 配置和初始化過(guò)程叫做命令模式 ,器件正常狀態(tài)叫做用戶模式 。 器件配置后立即開始初始化 :即復(fù)位寄存器 ,使能I/O引腳 ,開始作為邏輯器件工作 。 當(dāng) VCC升高時(shí) ,器件開始進(jìn)行上電復(fù)位操作 （ POR） 。 1） 工作模式 FLEX10K結(jié)構(gòu)使用 SRAM配置單元 ,這就需要在每次電路上電時(shí)重新裝入配置數(shù)據(jù) 。 FLEX10K器件配置與測(cè)試 FLEX10K系列器件支持?jǐn)?shù)種配置方式 。 此外 ,在上電期間 FLEX10K器件不能驅(qū)動(dòng)輸出 。 5） 加電次序與熱插拔 為了保證能夠用在多電壓環(huán)境 ,FLEX10K系列器件被設(shè)計(jì)為支持任意上電次序 ， 即對(duì) VCCIO和 VCCINT的上電次序可以不分先后 。 4） 多電壓 （ Multivolt） I/O接口 FLEX10K系列器件支持多電壓 I/O接口 ,FLEX10K器件可以與不同電源電壓的系統(tǒng)相接 。 5VFLEX10K器件的輸出引腳 （ 含有到 5V電源上拉電阻 ） 在 VCCIO為 5V時(shí)也能驅(qū)動(dòng) 5VCMOS輸入引腳 。當(dāng)漏極開路無(wú)效時(shí) ,輸出高電平 （ 由電阻上拉到 5V） 。 FLEX10K系列器件含有上拉電阻到 5V電源的漏極開路輸出引腳 ,它能夠驅(qū)動(dòng) 5VCMOS輸入引腳 。 這些信號(hào)能夠由任意幾個(gè)器件所使用 ,也能提供一個(gè)附加的 “ 線或 ” 功能 。 3） 漏極開路 (Open―Drain) 選項(xiàng) FLEX10K系列器件每個(gè) I/O引腳都有一個(gè)類同于集電極開路輸出控制的 Open―Drain 輸出選項(xiàng) 。 設(shè)計(jì)者可以在設(shè)計(jì)輸入過(guò)程中指定引腳間的擺率 ,也可以將器件中所有引腳設(shè)定為默認(rèn)擺率 。 較低的壓擺率減小了系統(tǒng)噪聲 ,卻產(chǎn)生了 。 FLEX10K還支持打開一組引腳的鉗位二極管選項(xiàng) ,使器件能橋接 PCI總線和 。 VCCIO為 3V時(shí) ,鉗位二極管選項(xiàng)打開的引腳能被一個(gè) 。 鉗位二極管也可用于限制外部電路的過(guò)沖 。當(dāng)圖中時(shí)鐘自舉電路的倍乘因子為 2時(shí) ,輸入頻率必須滿足特定的要求 。 圖中雖然使用了原理圖 ,但也可以用 AHDL、 VHDL、VerilogHDL等方法實(shí)現(xiàn) 。 然而 ,當(dāng)這兩個(gè)電路同時(shí)工作時(shí) ,另一個(gè)時(shí)鐘引腳 （ GCLK0）不能使用 。 在既需要倍頻時(shí)鐘又需要非倍頻時(shí)鐘的電路中 ,電路板上的時(shí)鐘線可接到器件的 GCLK1引腳 。 專用時(shí)鐘引腳 （ GCLK1） 為時(shí)鐘鎖定和時(shí)鐘自舉電路提供時(shí)鐘 。 時(shí)鐘鎖定和時(shí)鐘自舉電路的輸出在器件中任何引腳上無(wú)效 。 在 FLEX10K器件中 ,時(shí)鐘鎖定和時(shí)鐘自舉電路特性由 MAX+PLUSⅡ 開發(fā)工具軟件使能 。時(shí)鐘自舉電路還允許設(shè)計(jì)人員在器件中分布低速時(shí)鐘和倍頻時(shí)鐘 。 時(shí)鐘鎖定電路采用同步 PLL,它減小了器件內(nèi)的時(shí)鐘延時(shí)和失真 ,在維持零保持時(shí)間時(shí)使時(shí)鐘建立時(shí)間及時(shí)鐘到輸出的時(shí)間減小到最小 。每個(gè) IOE能夠接通的列通道不同 ,如圖 (b)所示 。 兩個(gè) IOE分別連接到列通道的兩邊 。 2）列到 IOE的連接 當(dāng) IOE作為輸入信號(hào)時(shí) ,它可以驅(qū)動(dòng)兩個(gè)獨(dú)立的列通道 。 當(dāng) IOE作為輸出時(shí) ,其輸出信號(hào)由一個(gè)對(duì)行信號(hào)進(jìn)行選擇的多路選擇器驅(qū)動(dòng) 。 類似地 ,IOE中的寄存器可以由全局復(fù)位引腳信號(hào)復(fù)位 。 當(dāng)一個(gè)全局信號(hào)由內(nèi)部邏輯驅(qū)動(dòng)時(shí) ,相應(yīng)的專用輸入引腳不能驅(qū)動(dòng)該信號(hào) ,它將被接為一個(gè)確知的邏輯狀態(tài) （ 如 GND） 而不能懸空 。 內(nèi)部產(chǎn)生的信號(hào)也能夠驅(qū)動(dòng)全局信號(hào) ,它同樣具有低失真 、短延時(shí)特性 。 器件級(jí)全局復(fù)位信號(hào)可以復(fù)位器件內(nèi)所有 IOE中的寄存器 ,它優(yōu)先于其它控制信號(hào) 。 每個(gè)外部控制信號(hào)可由任意一個(gè)專用輸入引腳驅(qū)動(dòng) ,也可以由一個(gè)特定行中的每個(gè) LAB中的第一個(gè) LE驅(qū)動(dòng) 。 如果需要多于六個(gè)時(shí)鐘使能信號(hào)或八個(gè)輸出使能信號(hào) ,則可由一個(gè)特定的 LE驅(qū)動(dòng)時(shí)鐘使能信號(hào)或輸出使能信號(hào)來(lái)實(shí)現(xiàn)對(duì)器件中每個(gè) IOE的控制 。 外部控制總線使用高速驅(qū)動(dòng)器 ,以使信號(hào)的失真最小 。 圖 FLEX10K器件的 I/O單元 (IOE)的互連關(guān)系 D QC L R NE N A來(lái)自L E來(lái)自L E去行/ 列來(lái)自行/ 列C L K [ 3 . . 0]46E N A [ 5 . . 0]2C L R [ 1 . . 0]212O E [ 7 . . 0 ]8三態(tài)控制芯片復(fù)位專用時(shí)鐘專用控制總線[ 1 1 . . 0 ]壓擺率控制漏極開路控制I / O 每個(gè) IOE的輸出緩沖器的輸出壓擺率均可調(diào) ,可根據(jù)實(shí)際要求配置成低噪聲或高速度 。 使用Quartus或 MAX+PLUSⅡ 編譯器的可編程反相選項(xiàng) ,在需要時(shí)可以自動(dòng)地將來(lái)自行 、 列互連的信號(hào)反相 。 寄存器既可用作需要快速建立時(shí)間的外部數(shù)據(jù)的輸入 ,也可作為要求快速 “ 時(shí)鐘 輸出 ” 性能的數(shù)據(jù)輸出 。 例如 ,LABB3在第 B行 ,第三列 。 圖 、 列 、 局部互連 、 進(jìn)位鏈及級(jí)聯(lián)鏈實(shí)現(xiàn)的相鄰的 LAB、 EAB之間的互連關(guān)系 。 例如 ,在一個(gè) LAB中的 LE可以驅(qū)動(dòng)通常由同一行相鄰的 LAB中的一個(gè)特定的 LE所驅(qū)動(dòng)的行通道和列通道 ,反之亦然 。 由 IOE或 EAB驅(qū)動(dòng)的每個(gè)行通道信號(hào)都可驅(qū)動(dòng)一個(gè)特定的列通道 。 來(lái)自列互連的信號(hào) ,可能是 LE的輸出 ,也可能是 I/O引腳的輸入 。 每個(gè) LAB列由一個(gè)專用列互連承載 。 這四個(gè)信號(hào)通過(guò)雙 4選 1多路選擇器與兩個(gè)特定的行通道連接 。 列互連分布于兩行之間 ,也能驅(qū)動(dòng) I/O引腳 。每條行互連承載進(jìn)出這一行中 LAB的信號(hào) 。 相反 ,FPGA中的分段式互連結(jié)構(gòu)需要用一些開關(guān)矩陣把數(shù)目不同的若干條線段連接起來(lái) ,這就增加了邏輯資源間的延時(shí) ,從而使性能下降 。 Fast Track是遍布整個(gè)器件長(zhǎng)寬的一系列水平和垂直的連續(xù)式布線通道 。當(dāng)復(fù)位信號(hào)起作用時(shí) ,帶有異步置位的寄存器被置位 ,因而可用復(fù)位信號(hào)實(shí)現(xiàn)異步置位 。 圖 FLEX10K器件 LE的清除 /置位邏輯控制模式 V C C異步清除l a b c t r l 1 o rl a b c t r l 2D QP R NC L R NV C C異步置位C h i p W i d e R e s e tl a b c t r l 1 o rl a b c t r l 2 D QP R NC L R N異 步 清 除 與 置 位芯片復(fù)位l a b c t r l 2l a b c t r l 1D QP R NC L R N 圖 FLEX10K器件 LE的清除 /置位邏輯控制模式 D QP R NC L R NN O TN O T帶 有 異 步 清 除 的 異 步 裝 載l a b c t r l 1異步裝載d a t a 3數(shù)據(jù)芯片復(fù)位l a b c t r l 2清除D