【正文】 鎖定 ,它只能用來直接驅(qū)動(dòng)寄存器時(shí)鐘 ,不能經(jīng)過門電路或反相 。 專用時(shí)鐘引腳 （ GCLK1） 為時(shí)鐘鎖定和時(shí)鐘自舉電路提供時(shí)鐘 。 當(dāng)專用時(shí)鐘引腳驅(qū)動(dòng)時(shí)鐘鎖定和時(shí)鐘自舉電路時(shí) ,不能再作它用 。 在既需要倍頻時(shí)鐘又需要非倍頻時(shí)鐘的電路中 ,電路板上的時(shí)鐘線可接到器件的 GCLK1引腳 。利用 MAX+PLUSⅡ 軟件 ,可以將 GCLK1引腳同時(shí)饋接到 FLEX10K器件中的時(shí)鐘鎖定和時(shí)鐘自舉電路 。 然而 ,當(dāng)這兩個(gè)電路同時(shí)工作時(shí) ,另一個(gè)時(shí)鐘引腳 （ GCLK0）不能使用 。 圖 MAX+PLUSⅡ 軟件中如何使時(shí)鐘鎖定和時(shí)鐘自舉電路同時(shí)使能的電路原理圖 。 圖中雖然使用了原理圖 ,但也可以用 AHDL、 VHDL、VerilogHDL等方法實(shí)現(xiàn) 。 當(dāng)時(shí)鐘鎖定和時(shí)鐘自舉電路同時(shí)使用時(shí) ,這兩個(gè)電路中的輸入頻率參數(shù)必須相同 。當(dāng)圖中時(shí)鐘自舉電路的倍乘因子為 2時(shí) ,輸入頻率必須滿足特定的要求 。 圖 在同一設(shè)計(jì)中使能時(shí)鐘鎖定和時(shí)鐘自舉 時(shí)鐘鎖定 C L O C K B O O S T ＝1 I N P U T _ F R E Q U E N C Y ＝5 0D Q a o u t時(shí)鐘鎖定 C L O C K B O O S T ＝1 I N P U T _ F R E Q U E N C Y ＝5 0D Q b o u tG C L K 1ab 2. FLEX10K輸出器件配置 1） PCI鉗位二極管 (Clamping Diodes)選項(xiàng) FLEX10KA、 FLEX10KE器件的每一個(gè) I/O、 專用輸入 、 專用時(shí)鐘引腳都有一個(gè)上拉鉗位二極管 ,PCI鉗位二極管將由波形反射引起的瞬態(tài)過沖鉗位到 VCCIO值 ,這對(duì)于 PCI系統(tǒng)是十分必要的 。 鉗位二極管也可用于限制外部電路的過沖 。 引腳間的鉗位二極管可通過 MAX+PLUSⅡ 軟件中的邏輯選項(xiàng)來控制 。 VCCIO為 3V時(shí) ,鉗位二極管選項(xiàng)打開的引腳能被一個(gè) 。 當(dāng) VCCIO為 ,鉗位二極管選項(xiàng)打開的引腳只能由 , 。 FLEX10K還支持打開一組引腳的鉗位二極管選項(xiàng) ,使器件能橋接 PCI總線和 。 2） 電壓擺率控制 (Slew―Rate) 選項(xiàng) 每個(gè) IOE中的輸出緩沖器都有一個(gè)可調(diào)節(jié)的輸出擺率控制項(xiàng) ,它能夠配置成低噪聲或高速度性能 。 較低的壓擺率減小了系統(tǒng)噪聲 ,卻產(chǎn)生了 。較快的壓擺率用于系統(tǒng)中速度要求高并已適當(dāng)降低了噪聲影響的輸出 。 設(shè)計(jì)者可以在設(shè)計(jì)輸入過程中指定引腳間的擺率 ,也可以將器件中所有引腳設(shè)定為默認(rèn)擺率 。 低擺率設(shè)定僅影響輸出的下降沿 。 3） 漏極開路 (Open―Drain) 選項(xiàng) FLEX10K系列器件每個(gè) I/O引腳都有一個(gè)類同于集電極開路輸出控制的 Open―Drain 輸出選項(xiàng) 。 FLEX10K系列器件可利用 Open―Drain 輸出提供諸如中斷和寫允許等系統(tǒng)級(jí)信號(hào) 。 這些信號(hào)能夠由任意幾個(gè)器件所使用 ,也能提供一個(gè)附加的 “ 線或 ” 功能 。 MAX+PLUSⅡ軟件能夠?qū)⒑薪拥財(cái)?shù)據(jù)輸入的三態(tài)緩沖器自動(dòng)轉(zhuǎn)換成漏極開路引腳 。 FLEX10K系列器件含有上拉電阻到 5V電源的漏極開路輸出引腳 ,它能夠驅(qū)動(dòng) 5VCMOS輸入引腳 。 當(dāng)漏極開路有效時(shí) ,輸出低電平 。當(dāng)漏極開路無效時(shí) ,輸出高電平 （ 由電阻上拉到 5V） 。 因此 ,不存在多電壓接口之間的電平 （ 如 ） 轉(zhuǎn)換問題 。 5VFLEX10K器件的輸出引腳 （ 含有到 5V電源上拉電阻 ） 在 VCCIO為 5V時(shí)也能驅(qū)動(dòng) 5VCMOS輸入引腳 。 在這種情況下 ,當(dāng)引腳電壓超過 管將關(guān)閉 ,因此 ,該引腳不必漏極開路 。 4） 多電壓 （ Multivolt） I/O接口 FLEX10K系列器件支持多電壓 I/O接口 ,FLEX10K器件可以與不同電源電壓的系統(tǒng)相接 。 FLEX10K器件有一組提供內(nèi)部電路 （ 器件內(nèi)核邏輯電路 ） 和輸入緩沖器工作的電源引腳 VCCIN和一組供 I/O輸出驅(qū)動(dòng)器的電源引腳 VCCIO。 5） 加電次序與熱插拔 為了保證能夠用在多電壓環(huán)境 ,FLEX10K系列器件被設(shè)計(jì)為支持任意上電次序 ， 即對(duì) VCCIO和 VCCINT的上電次序可以不分先后 。 在 FLEX10K器件未上電前或上電期間 ,外來信號(hào)可以驅(qū)動(dòng) FLEX10K器件的輸入腳而不會(huì)損壞器件 。 此外 ,在上電期間 FLEX10K器件不能驅(qū)動(dòng)輸出 。 一旦達(dá)到工作條件 ,FLEX10K器件即按用戶設(shè)定工作 。 FLEX10K器件配置與測(cè)試 FLEX10K系列器件支持?jǐn)?shù)種配置方式 。 這里簡要介紹以下器件的操作模式和各種配置方式 。 1） 工作模式 FLEX10K結(jié)構(gòu)使用 SRAM配置單元 ,這就需要在每次電路上電時(shí)重新裝入配置數(shù)據(jù) 。 這種把 SRAM中的數(shù)據(jù)裝入器件的過程就叫做配置 。 當(dāng) VCC升高時(shí) ,器件開始進(jìn)行上電復(fù)位操作 （ POR） 。 FLEX10K的 POR時(shí)間不會(huì)超過 50μs,但是在重新配置器件時(shí)應(yīng)間隔 100ms以上 。 器件配置后立即開始初始化 :即復(fù)位寄存器 ,使能I/O引腳 ,開始作為邏輯器件工作 。 I/O引腳在上電及配置過程中呈三態(tài) 。 配置和初始化過程叫做命令模式 ,器件正常狀態(tài)叫做用戶模式 。 SRAM配置單元允許 FLEX10K器件通過裝入新的配置數(shù)據(jù)的方法實(shí)現(xiàn)在電路 （ 在系統(tǒng) ） 重構(gòu) 。 實(shí)時(shí)重配置通過用一個(gè)器件腳強(qiáng)行使器件進(jìn)入命令模式 ,裝入不同的配置數(shù)據(jù) ,重新初始化器件 ,并且恢復(fù)到用戶模式工作的方法來實(shí)現(xiàn)。通過分送新的配置文件來實(shí)現(xiàn)現(xiàn)場(chǎng)（ INFIELD）更新。在器件配置前及配置過程中 ,所有 I/O引腳由鉗位電阻上拉到 VCCIO。 2） 配置方式 FLEX10K器件的配置數(shù)據(jù)可以根據(jù)實(shí)際要求用五種配置方法之一來裝入 。 EPC EPC2或 EPC1441配置器件 、 智能控制器或者 JTAG 端口均能用于控制FLEX10K器件的配置 。 FLEX10K在上電時(shí)還支持自動(dòng)配置 。 可以通過連接各個(gè)器件上的配置使能 nCE和配置使能輸出 nCEO引腳 ,用五種方法之一配置多個(gè)FLEX10K器件 。 所有的 FLEX10K器件都遵守 JTAGBST標(biāo)準(zhǔn) (由Joint Test Action Group制定 ),它與 邊界掃描測(cè)試規(guī)范一致 。 所有的 FLEX10K器件也能夠通過串行 /并行下載電纜及使用了 Jam編程與測(cè)試語言的硬件進(jìn)行配置 。 JTAGBST可在器件配置前或配置后進(jìn)行 ,但不能在配置期間進(jìn)行 。 3. 常規(guī)測(cè)試 所有的 FLEX10K器件在出廠前都經(jīng)過了功能測(cè)試 ,并保證合格 。 每一個(gè)可配置的 SRAM位均可測(cè)試 ,所有內(nèi)部邏輯功能確保 100%可配置 。 用戶在生產(chǎn)過程的各個(gè)階段 ,可采用各種測(cè)試模型數(shù)據(jù)對(duì)器件進(jìn)行配置測(cè)試 。 FLEX10K器件定時(shí)模型 FLEX10K器件的連續(xù)式高性能 Fast Track互連布線資源確保了延時(shí)可預(yù)測(cè)性能和準(zhǔn)確地仿真 、 定時(shí)分析 。這種可預(yù)測(cè)性與 FPGA形成對(duì)比 ,因?yàn)?FPGA采用分段式結(jié)構(gòu) ,因而性能不可預(yù)測(cè) 。 FLEX10K器件的延時(shí)性能可以通過從信號(hào)源連接到指定目標(biāo)的路徑來估算 。 例如 ,同一行兩個(gè) LE間的寄存器性能可以通過 LE寄存器時(shí)鐘到輸出延時(shí) tCO、 互連延時(shí) Tsame ROW、 LE查找表延時(shí) tLUT、 寄存器建立時(shí)間等參數(shù)評(píng)估 tSU。 布線延時(shí)取決于信號(hào)源 LE和目標(biāo) LE的位置 。 復(fù)雜的已標(biāo)記路徑可以包含多個(gè)源 LE到目標(biāo) LE路徑的組合 。 可利用 MAX+PLUSⅡ 軟件的仿真器和定時(shí)分析器或各種流行的工業(yè)標(biāo)準(zhǔn) EDA工具進(jìn)行時(shí)序仿真和延時(shí)預(yù)測(cè) 。 仿真器可在邏輯綜合前進(jìn)行功能仿真 ,也可在綜合后進(jìn)行 分辨率的實(shí)時(shí)仿真 。 定時(shí)分析器能提供點(diǎn)到點(diǎn)延時(shí)信息 、建立 /保持時(shí)間分析及器件整體性能分析 。 圖 FLEX10K器件的整體定時(shí)模型 ,它給出了器件內(nèi)各個(gè)單元間可能的路徑圖 。 圖 ～圖 LE、 IOE和 EAB中各種路徑和功能對(duì)應(yīng)的延時(shí) 。 圖 FLEX10K器件定時(shí)模型 專用時(shí)鐘/ 輸入互連邏輯單元 嵌入式陣列塊I / O 單元圖 FLEX10K器件 EAB定時(shí)模型 tE A B D A T A 1tE A B D A T A 2tE A B W E 1tE A B W E 2tE A B C L KtE A B C OtE A B B Y P A SStE A B S UtE A B HtE A B C HtE A B C LtAAtDDtWPtW D S UtWDHtW A S UtWAHtWOtE A B O U TE A B 輸出延時(shí)輸出寄存器延時(shí)R A M / R O M塊延時(shí)輸入寄存器延時(shí)tE A B C OtE A B B Y P A SStE A B S UtE A B HtE A B C HtE A B C LE A B 數(shù)據(jù)輸入延時(shí)數(shù)據(jù)輸入地址WE輸入寄存器時(shí)鐘輸出寄存器時(shí)鐘E A B 時(shí)鐘延時(shí)輸出寫使能輸入寄存器延時(shí)圖 FLEX10K器件 IOE延時(shí)模型 輸出數(shù)據(jù)延時(shí)tIOD數(shù)據(jù)輸入I / O 單元控制延時(shí)tIOC時(shí)鐘使能清除時(shí)鐘輸出使能I / O 寄存器反饋延時(shí)tI O C OtI O C O M BtI O S UtIOHtI O C L RtOD1tOD2tOD3tXZtZX1tZX2tZX3tI N R E G輸入寄存器延時(shí)I / O 寄存器延時(shí)輸出延時(shí)tI O F D數(shù)據(jù)反饋到快速通道互連輸入延時(shí)tI N C O M B數(shù)據(jù)輸出 圖 FLEX10K器件 LE延時(shí)模型 tLUTtR LUTtC LUT查找表延遲打包寄存器延時(shí)tP A C K E DtCtEN寄存器控制延時(shí)tC G E N RtC G E NtC I C O進(jìn)位鏈延時(shí)tCOtC O M BtSUtHtPREtCLRtL A B C A R R Y進(jìn)位輸出 級(jí)聯(lián)輸出tL A B C A S CtC A S C數(shù)據(jù)輸出級(jí)聯(lián)輸入寄存器延時(shí)進(jìn)位輸入數(shù)據(jù)輸入控制輸入圖 FLEX10K同步雙向引腳延時(shí)模型 P R NC L R ND QO E 寄存器P R NC L R ND Q輸出寄存器P R NC L R ND Q雙向引腳輸入寄存器tX Z B I D I RtZ X B I D I RtO U T C O B I D IRtI N S U B I D I RtI N H B I D I