基于fpga的卡爾曼濾波器的設計與實現(xiàn)(編輯修改稿)
2025-06-07 00:22 本頁面
【文章內容簡介】 6個 4μs連續(xù)近似的模數(shù)轉換器、 6個差分采樣放大器。另外，在 REFin和 REFout引腳內部還帶有 +電壓。 ADS8364的差分輸入可在 VREF到 +VREF之間變化。 ADS8364與 FPGA的接口連接如圖。 圖 3 ADS8364與 FPGA連接示意圖 基于 FPGA的卡爾曼濾波器各功能模塊設計 ADS8364的工作原理 三個保持信號 (HOLDA,HOLDB,HOLDC)啟動指定通道的轉換。當三個保持信號同時被選通時，其轉換結果將保存在六個寄存器中。 A/D 轉換結果為 16 位，最高位為符號位，數(shù)據(jù)輸出方式很靈活，分別由 BYTE, ADD 與地址線 A A A0 的組合控制。在 ADS8364的 HOLDX 保持至少 20ns 的低電平時，轉換開始。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態(tài)，從而使各個通道同時開始轉換。當轉換結果被存入輸出寄存器后，引腳 EOC 的輸出將保持半個時鐘周期的低電平。通過置 RD 和 CS 為低電平可使數(shù)據(jù)讀出到并行輸出總線。 圖 4 ADS8364 工作時序圖 結合 ADS8364 的工作時序，如下圖所示，在 FPGA 內部設計 AD 采樣控制模塊，為 ADS8364采樣提供所需的驅動信號，并從 ADS8364 中讀取轉換輸出數(shù)據(jù)，同時為后續(xù)的電路提供相應的控制信號。 圖 5 AD 采樣控制模塊與分頻模塊的圖元文件連接圖 本設計以一通道的數(shù)據(jù)采樣為例，狀態(tài)機的狀態(tài)定為 22個（ 20個 AD轉換狀態(tài)， 2個讀數(shù)據(jù)狀態(tài)），狀態(tài)機的輸出控制位為 16位。采用 VHDL語言編程實現(xiàn)狀態(tài)機后，生成圖元文件。下圖所示為 AD采樣控制模塊與分頻模塊的圖元文件的連接。 圖 6 AD 采樣控制模塊時序仿真波形 ADS8364的時鐘輸入由 50MHz系統(tǒng)時鐘 10分頻得到。 AD芯片與其控制模塊使用相同的 5MHz時鐘信號。編譯后進行時序仿真，仿真波形如下圖所示。 ＊卡爾曼濾波模塊 DSP Builder 簡介 DSP Builder是 Altera公司推出的 FPGA 的系統(tǒng)級設計工具。它將 Matlab 和 Simulink系統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與 QuartusII的基于 Verilog HDL 及 VHDL 語言的設計流程整合在一起，實現(xiàn)了這些工具的集成，為用戶提供了一個從軟件到硬件的完整的 DSP 開發(fā)平臺。 基于 FPGA的卡爾曼濾波器各功能模塊設計 使用 DSP Builder設計數(shù)字信號處理系統(tǒng)的流程為 : (1)在 Matlab/Simulink中建立一個 *.mdl模型文件 ,用圖形方式調用Altera DSP Builder和 Sim
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