基于fpga的卡爾曼濾波器的設(shè)計(jì)與實(shí)現(xiàn)(編輯修改稿)
2025-06-07 00:22 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 6個(gè) 4μs連續(xù)近似的模數(shù)轉(zhuǎn)換器、 6個(gè)差分采樣放大器。另外，在 REFin和 REFout引腳內(nèi)部還帶有 +電壓。 ADS8364的差分輸入可在 VREF到 +VREF之間變化。 ADS8364與 FPGA的接口連接如圖。 圖 3 ADS8364與 FPGA連接示意圖 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計(jì) ADS8364的工作原理 三個(gè)保持信號(hào) (HOLDA,HOLDB,HOLDC)啟動(dòng)指定通道的轉(zhuǎn)換。當(dāng)三個(gè)保持信號(hào)同時(shí)被選通時(shí)，其轉(zhuǎn)換結(jié)果將保存在六個(gè)寄存器中。 A/D 轉(zhuǎn)換結(jié)果為 16 位，最高位為符號(hào)位，數(shù)據(jù)輸出方式很靈活，分別由 BYTE, ADD 與地址線 A A A0 的組合控制。在 ADS8364的 HOLDX 保持至少 20ns 的低電平時(shí)，轉(zhuǎn)換開(kāi)始。這個(gè)低電平可使各個(gè)通道的采樣保持放大器同時(shí)處于保持狀態(tài)，從而使各個(gè)通道同時(shí)開(kāi)始轉(zhuǎn)換。當(dāng)轉(zhuǎn)換結(jié)果被存入輸出寄存器后，引腳 EOC 的輸出將保持半個(gè)時(shí)鐘周期的低電平。通過(guò)置 RD 和 CS 為低電平可使數(shù)據(jù)讀出到并行輸出總線。 圖 4 ADS8364 工作時(shí)序圖 結(jié)合 ADS8364 的工作時(shí)序，如下圖所示，在 FPGA 內(nèi)部設(shè)計(jì) AD 采樣控制模塊，為 ADS8364采樣提供所需的驅(qū)動(dòng)信號(hào)，并從 ADS8364 中讀取轉(zhuǎn)換輸出數(shù)據(jù)，同時(shí)為后續(xù)的電路提供相應(yīng)的控制信號(hào)。 圖 5 AD 采樣控制模塊與分頻模塊的圖元文件連接圖 本設(shè)計(jì)以一通道的數(shù)據(jù)采樣為例，狀態(tài)機(jī)的狀態(tài)定為 22個(gè)（ 20個(gè) AD轉(zhuǎn)換狀態(tài)， 2個(gè)讀數(shù)據(jù)狀態(tài)），狀態(tài)機(jī)的輸出控制位為 16位。采用 VHDL語(yǔ)言編程實(shí)現(xiàn)狀態(tài)機(jī)后，生成圖元文件。下圖所示為 AD采樣控制模塊與分頻模塊的圖元文件的連接。 圖 6 AD 采樣控制模塊時(shí)序仿真波形 ADS8364的時(shí)鐘輸入由 50MHz系統(tǒng)時(shí)鐘 10分頻得到。 AD芯片與其控制模塊使用相同的 5MHz時(shí)鐘信號(hào)。編譯后進(jìn)行時(shí)序仿真，仿真波形如下圖所示。 ＊卡爾曼濾波模塊 DSP Builder 簡(jiǎn)介 DSP Builder是 Altera公司推出的 FPGA 的系統(tǒng)級(jí)設(shè)計(jì)工具。它將 Matlab 和 Simulink系統(tǒng)級(jí)設(shè)計(jì)工具的算法開(kāi)發(fā)、仿真和驗(yàn)證功能與 QuartusII的基于 Verilog HDL 及 VHDL 語(yǔ)言的設(shè)計(jì)流程整合在一起，實(shí)現(xiàn)了這些工具的集成，為用戶提供了一個(gè)從軟件到硬件的完整的 DSP 開(kāi)發(fā)平臺(tái)。 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計(jì) 使用 DSP Builder設(shè)計(jì)數(shù)字信號(hào)處理系統(tǒng)的流程為 : (1)在 Matlab/Simulink中建立一個(gè) *.mdl模型文件 ,用圖形方式調(diào)用Altera DSP Builder和 Sim
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