基于fpga的卡爾曼濾波器的設(shè)計(jì)與實(shí)現(xiàn)-閱讀頁(yè)
2025-05-22 00:22本頁(yè)面
【正文】 的 DSP 開發(fā)平臺(tái)。 (2)利用 Simulink圖形化仿真 分析功能對(duì)此設(shè)計(jì)模型進(jìn)行純數(shù)學(xué)上的仿真、驗(yàn)證及修改 。 mdl) 轉(zhuǎn)成相應(yīng)的硬件描述語(yǔ)言VHDL設(shè)計(jì)文件 ( (4)在 SignalCompiler里用選定的工具自動(dòng)進(jìn)行 綜合和編譯 ,或用QuartusII 調(diào)用上述 VHDL 文件 ,選擇器件型號(hào)鎖定引腳重新編譯 。利用平行的硬件技術(shù)來實(shí)現(xiàn)算法，可以提高執(zhí)行速度。 (1)狀態(tài)一步預(yù)測(cè)值 分解為： 其中： (2) 預(yù)測(cè)誤差方差 分解為： 其中： (3) 濾波增益 可分解為： 其中： (4) 最佳濾波值 可分解為： 其中： (5) 濾波誤差方差 分解為： 其中： 輸出預(yù)測(cè) 可分解為： 圖 7 卡爾曼濾波系統(tǒng)模型 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計(jì) （ 1） 卡爾曼濾波系統(tǒng)模型 在 Matlab/Simulink中建立一個(gè) *.mdl模型文件，根據(jù)以上的等式，利用DSP Builder庫(kù)和 Simulink庫(kù)中的圖形模塊進(jìn)行設(shè)計(jì)輸入。建立的頂層系統(tǒng)模型如下圖所示。 fc1,fc2,sub2,sub3,sub4 為卡爾曼濾波的五個(gè)子系統(tǒng)模塊。 圖 10 誤差波形 從以上仿真結(jié)果看出，疊加噪聲的輸入信號(hào)通過濾波后，與未疊加噪聲的正弦信號(hào)相吻合，待信號(hào)達(dá)到穩(wěn)定后，誤差在 。生成 VHDL描述是 RTL級(jí)的，是針對(duì)具體的硬件結(jié)構(gòu)的，而在 Matlab的 Simulink中的模型仿真是針對(duì)算法實(shí)現(xiàn)的，這二者之間有可能存在軟件理解上的差異，轉(zhuǎn)換后的 VHDL代碼實(shí)現(xiàn)可能與 mdl模型描述的情況不完全相符，這就需要 針對(duì)生成的 RTL級(jí) VHDL代碼進(jìn)行功能仿真 。設(shè)置輸入輸出信號(hào)均為模擬形式，仿真波形如下所示： 比較兩種仿真結(jié)果可知， modelsim與 Simulink的仿真結(jié)果一致。 圖 12 卡爾曼濾波的時(shí)序仿真圖 QuartusⅡ 時(shí)序仿真（續(xù)） 用 DSP Builder設(shè)計(jì)卡爾曼濾波模型是整個(gè)系統(tǒng)設(shè)計(jì)中的一個(gè)子模塊，把卡爾曼濾波模型轉(zhuǎn)化后的 VHDL文件生成圖元文件，如下圖所示，以便在整個(gè)系統(tǒng)設(shè)計(jì)中調(diào)用。利用 LA1032邏輯分析儀（廣州致遠(yuǎn)電子有限公司生產(chǎn)）對(duì) 16位實(shí)驗(yàn)數(shù)據(jù)進(jìn)行讀取如下圖所示，并轉(zhuǎn)換處理，驗(yàn)證了本設(shè)計(jì)的正確性。 FPGA 可實(shí)現(xiàn)數(shù)字信號(hào)處理功能，并能滿足實(shí)時(shí)性的要求。采用 DSP Builder進(jìn)行設(shè)計(jì)是從與硬件完全無關(guān)的系統(tǒng)級(jí)仿真開始 , 便于研究者迅速地將算法級(jí)的構(gòu)思應(yīng)用于系統(tǒng)設(shè)計(jì)中 ,從而可以專注于系統(tǒng)級(jí)算法的設(shè)計(jì) ,避免了繁瑣的語(yǔ)言編程和電路設(shè)計(jì) ,縮短系統(tǒng)實(shí)現(xiàn)的時(shí)間周期。 結(jié)語(yǔ) L/O/G/O Thank You!
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