基于fpga的卡爾曼濾波器的設(shè)計與實現(xiàn)-免費(fèi)閱讀
【正文】 FPGA 可實現(xiàn)數(shù)字信號處理功能，并能滿足實時性的要求。生成 VHDL描述是 RTL級的，是針對具體的硬件結(jié)構(gòu)的，而在 Matlab的 Simulink中的模型仿真是針對算法實現(xiàn)的，這二者之間有可能存在軟件理解上的差異，轉(zhuǎn)換后的 VHDL代碼實現(xiàn)可能與 mdl模型描述的情況不完全相符，這就需要 針對生成的 RTL級 VHDL代碼進(jìn)行功能仿真 。 (1)狀態(tài)一步預(yù)測值 分解為： 其中： (2) 預(yù)測誤差方差 分解為： 其中： (3) 濾波增益 可分解為： 其中： (4) 最佳濾波值 可分解為： 其中： (5) 濾波誤差方差 分解為： 其中： 輸出預(yù)測 可分解為： 圖 7 卡爾曼濾波系統(tǒng)模型 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 （ 1） 卡爾曼濾波系統(tǒng)模型 在 Matlab/Simulink中建立一個 *.mdl模型文件，根據(jù)以上的等式，利用DSP Builder庫和 Simulink庫中的圖形模塊進(jìn)行設(shè)計輸入。 (2)利用 Simulink圖形化仿真 分析功能對此設(shè)計模型進(jìn)行純數(shù)學(xué)上的仿真、驗證及修改 。采用 VHDL語言編程實現(xiàn)狀態(tài)機(jī)后，生成圖元文件。當(dāng)三個保持信號同時被選通時，其轉(zhuǎn)換結(jié)果將保存在六個寄存器中。 ADS8364是TI公司的一款高速、低功耗、 6路模擬輸入、 16位并行輸出的模數(shù)轉(zhuǎn)換器。 設(shè)計思路 本實驗以基于現(xiàn)場可編程邏輯門陣列 FPGA器件和模數(shù)轉(zhuǎn)換器設(shè)計的數(shù)據(jù)采集系統(tǒng)為硬件平臺，進(jìn)行算法設(shè)計。使用 DSP處理器具有設(shè)計簡單靈活，可直接采用 C語言矩陣運(yùn)算的優(yōu)點(diǎn)，但由于卡爾曼算法在運(yùn)算中有大量的矩陣加減乘除運(yùn)算且 DSP處理器采用程序順序執(zhí)行的 CPU架構(gòu)， 在要求較高的場合 , 不能滿足系統(tǒng)高速、實時的需要。我們現(xiàn)在要學(xué)習(xí)的卡爾曼濾波器，正是源于他的博士論文和1960年發(fā)表的論文 《 A New Approach to Linear Filtering and Prediction Problems》 （線性濾波與預(yù)測問題的新方法）。 ? 卡爾曼濾波 （ Kalman filtering） 當(dāng)輸入由白噪聲產(chǎn)生的隨機(jī)信號時，使期望輸出和實際輸出之間的均方根誤差達(dá)到最小的線性系統(tǒng)。 ?用 FPGA實現(xiàn) 采用的是硬件并行算法， 能很好的解決速度和實時性的問題 ，并且 具有靈活的可配置特性和優(yōu)良的抗干擾能力 ，使得 FPGA構(gòu)成的數(shù)字信號處理系統(tǒng)非常 易于修改、測試及硬件升級 ?；谀K化設(shè)計思想，設(shè)計了時鐘分頻模塊， AD 轉(zhuǎn)換芯片的 FPGA控制模塊和卡爾曼濾波模塊。六路模擬輸入分為三組 (A,B和 C)，每個輸入端都有一個保持信號來實
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