基于fpga的卡爾曼濾波器的設(shè)計與實現(xiàn)(完整版)
【正文】 364與 FPGA的接口連接如圖。這里給出 10分頻時序仿真圖，其中分頻模塊的外部時鐘輸入頻率為 50MHz，產(chǎn)生的時鐘頻率為 5MHz。系統(tǒng)編譯環(huán)境采用 QuartusⅡ ，頂層設(shè)計為圖形化方式，易實現(xiàn)模塊化。 卡爾曼濾波原理 ?因為控制規(guī)律 是有規(guī)律的信號，可以先不考慮，假設(shè) =0。1953， 1954年于麻省理工學(xué)院分別獲得電機(jī)工程學(xué)士及碩士學(xué)位。自從被提出以來，獲得了廣泛的實際應(yīng)用，其應(yīng)用領(lǐng)域包括控制、通訊、信號處理、石油地震勘探、故障診斷、圖像處理等。這種編程方式 效率低，難度大 。 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 圖 1 芯片模塊結(jié)構(gòu)劃分示意圖 芯片模塊結(jié)構(gòu) 芯片模塊的劃分如下圖所示，分頻模塊和 AD控制模塊采用 VHDL語言編程實現(xiàn)，卡爾曼濾波模塊用 DSP Builder軟件進(jìn)行設(shè)計 。 ADS8364采用 +5V工作電壓，并帶有 80DB共模抑制的全差分輸入通道以及 6個 4μs連續(xù)近似的模數(shù)轉(zhuǎn)換器、 6個差分采樣放大器。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態(tài)，從而使各個通道同時開始轉(zhuǎn)換。 AD芯片與其控制模塊使用相同的 5MHz時鐘信號。vhd) ，以及用于控制綜合與編譯的 RTL腳本 。 注：圖中， sub1為來自 Simulink庫中的輸入信號模塊，信號 y 為未疊加噪聲的原信號， yv 為疊加高斯白噪聲的待濾波的信號。 圖 11 modelsim功能仿真圖 ● QuartusⅡ 時序仿真 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 在 QuartusⅡ 環(huán)境中打開 DSP Builder建立項目文件，選擇器件型號進(jìn)行編譯和時序仿真，得到時序波形如下圖所示。在實際應(yīng)用中，可以根據(jù)需要，對轉(zhuǎn)化的 VHDL程序進(jìn)行修改擴(kuò)充與優(yōu)化，并可作為 IP 核的形式進(jìn)行重復(fù)利用。 圖 13 生成的卡爾曼圖元文件 在 QuartusⅡ 環(huán)境下，整個系統(tǒng)原理圖設(shè)計中，調(diào)用各個子模塊，構(gòu)成完整的設(shè)計，然后進(jìn)行編譯、仿真、引腳分配等工作，最后配置芯片，把 SRAM對象文件 (*.sof)下載到 FPGA芯片中，對硬件進(jìn)行測試。 （ 2）卡爾曼濾波模型的仿真結(jié)果 ● Simulink 仿真結(jié)果 圖 8 疊加白噪聲的正弦輸入信號 圖 9 濾波后的信號和未疊加白噪聲的正弦輸入信號 采用疊加高斯白噪聲的正弦信號作為輸入信號，對建立的濾波器模型進(jìn)行仿真。 (5)配置芯片 (program device),即把 SRAM對象文件 (*.sof)下載到 FPGA芯片 . 卡爾曼濾波算法矩陣運算的分解 卡爾曼濾波算法涉及到矩陣運算，把矩陣運算分解成一系列加減乘除運算單元，利用 DSP Builder的加減乘除等模
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