【正文】 圖 12 卡爾曼濾波的時序仿真圖 QuartusⅡ 時序仿真（續(xù)） 用 DSP Builder設(shè)計卡爾曼濾波模型是整個系統(tǒng)設(shè)計中的一個子模塊，把卡爾曼濾波模型轉(zhuǎn)化后的 VHDL文件生成圖元文件，如下圖所示，以便在整個系統(tǒng)設(shè)計中調(diào)用。 (4)在 SignalCompiler里用選定的工具自動進行 綜合和編譯 ,或用QuartusII 調(diào)用上述 VHDL 文件 ,選擇器件型號鎖定引腳重新編譯 。當轉(zhuǎn)換結(jié)果被存入輸出寄存器后，引腳 EOC 的輸出將保持半個時鐘周期的低電平。 單元功能模塊設(shè)計 ＊分頻模塊 分頻模塊是將外部時鐘進行分頻設(shè)定，得到系統(tǒng)內(nèi)部 AD控制模塊和卡爾曼濾波模塊所需要的時鐘，并為 AD芯片提供時鐘信號基準。 卡爾曼濾波原理 ?卡爾曼濾波，是一種線性最小方差估計，特點是考慮了系統(tǒng)的模型誤差和測量噪聲的統(tǒng)計特性。 ?設(shè)隨機線形離散系統(tǒng)的狀態(tài)方程為： 觀測方程為： 式中 為系統(tǒng)的狀態(tài)向量， 為系統(tǒng)的觀測序列， 為系統(tǒng)的過程噪聲序列， 為觀測噪聲序列， 為系統(tǒng)控制輸入， 為狀態(tài)轉(zhuǎn)移矩陣， 為系數(shù)矩陣， 為觀測矩陣。此模塊采用 VHDL語言編程實現(xiàn)。通過置 RD 和 CS 為低電平可使數(shù)據(jù)讀出到并行輸出總線。 (5)配置芯片 (program device),即把 SRAM對象文件 (*.sof)下載到 FPGA芯片 . 卡爾曼濾波算法矩陣運算的分解 卡爾曼濾波算法涉及到矩陣運算，把矩陣運算分解成一系列加減乘除運算單元，利用 DSP Builder的加減乘除等模塊來建模實現(xiàn)。 圖 13 生成的卡爾曼圖元文件 在 QuartusⅡ 環(huán)境下，整個系統(tǒng)原理圖設(shè)計中，調(diào)用各個子模塊，構(gòu)成完整的設(shè)計，然后進行編譯、仿真、引腳分配等工作，最后配置芯片，把 SRAM對象文件 (*.sof)下載到 FPGA芯片中，對硬件進行測試。 圖 11 modelsim功能仿真圖 ● QuartusⅡ 時序仿真 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 在 QuartusⅡ 環(huán)境中打開 DSP Builder建立項目文件，選擇器件型號進行編譯和時序仿真，得到時序波形如下圖所示。vhd) ，以及用于控制綜合與編譯的 RTL腳本 。這個低電平可使各個通道的采樣保持放大器同時處于保持狀態(tài)，從而使各個通道同時開始轉(zhuǎn)換。 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 基于 FPGA的卡爾曼濾波器各功能模塊設(shè)計 圖 1 芯片模塊結(jié)構(gòu)劃分示意圖 芯片模塊結(jié)構(gòu) 芯片模塊的劃分如下圖所示，分頻模塊和 AD控制模塊采用 VHDL語言編程實現(xiàn)，卡爾曼濾波模塊用 DSP Builder軟件進行設(shè)計 。自從被提出以來，獲得了廣泛的實際應(yīng)用，