基于fpga的卡爾曼濾波器的設(shè)計(jì)與實(shí)現(xiàn)-文庫吧在線文庫
【正文】 濾波的遞推步驟如下所示 : 狀態(tài)一步預(yù)測值： 預(yù)測誤差方差： 濾波增益： 最佳濾波值： 濾波誤差方差： 卡爾曼濾波器的實(shí)現(xiàn)方法及比較 ?用 DSP處理器實(shí)現(xiàn) 在應(yīng)用中，卡爾曼濾波器通常由 DSP處理器 來實(shí)現(xiàn)。 1957年于哥倫比亞大學(xué)獲得博士學(xué)位。 卡爾曼濾波采用狀態(tài)空間法在時(shí)域內(nèi)設(shè)計(jì)濾波器， 是一種最優(yōu)估計(jì)算法。 基于 FPGA的卡爾曼濾波器的設(shè)計(jì) FPGA的卡爾曼濾波器各功能模塊設(shè)計(jì) （時(shí)鐘分頻模塊 AD控制模塊 卡爾曼濾波模塊） ?一般地，數(shù)字濾波器的 FPGA實(shí)現(xiàn)是用 VHDL或 Verilog HDL等 硬件描述語言 通過編寫底層代碼實(shí)現(xiàn)。卡爾曼濾波模塊采用 DSP Builder設(shè)計(jì)，轉(zhuǎn)換成硬件描述語言 VHDL 后，應(yīng)用軟件 Modelsim、 QuartusII 進(jìn)行仿真并完成硬件驗(yàn)證。 ADS8364的時(shí)鐘信號(hào)由外部提供，轉(zhuǎn)換時(shí)間為 20個(gè)時(shí)鐘周期，最高頻率為 5MHz，ADS8364的 6個(gè)通道可以同時(shí)進(jìn)行采樣 /轉(zhuǎn)換。在 ADS8364的 HOLDX 保持至少 20ns 的低電平時(shí)，轉(zhuǎn)換開始。 圖 6 AD 采樣控制模塊時(shí)序仿真波形 ADS8364的時(shí)鐘輸入由 50MHz系統(tǒng)時(shí)鐘 10分頻得到。 mdl) 轉(zhuǎn)成相應(yīng)的硬件描述語言VHDL設(shè)計(jì)文件 (建立的頂層系統(tǒng)模型如下圖所示。設(shè)置輸入輸出信號(hào)均為模擬形式，仿真波形如下所示： 比較兩種仿真結(jié)果可知， modelsim與 Simulink的仿真結(jié)果一致。采用 DSP Builder進(jìn)行設(shè)計(jì)是從與硬件完全無關(guān)的系統(tǒng)級(jí)仿真開始 , 便于研究者迅速地將算法級(jí)的構(gòu)思應(yīng)用于系統(tǒng)設(shè)計(jì)中 ,從而可以專注于系統(tǒng)級(jí)算法的設(shè)計(jì) ,避免了繁瑣的語言編程和電路設(shè)計(jì) ,縮短系統(tǒng)實(shí)現(xiàn)的時(shí)間周期。利用 LA1032邏輯分析儀（廣州致遠(yuǎn)電子有限公司生產(chǎn)）對(duì) 16位實(shí)驗(yàn)數(shù)據(jù)進(jìn)行讀取如下圖所示，并轉(zhuǎn)換處理，驗(yàn)證了本設(shè)計(jì)的正確性。 圖 10 誤差波形 從以上仿真結(jié)果看出，疊加噪聲的輸入信號(hào)通過濾波后，與未疊加噪聲的正弦信號(hào)相吻合，待信號(hào)達(dá)到穩(wěn)定后，誤差在 。利用平行的硬件技術(shù)來實(shí)現(xiàn)算法，可以提高執(zhí)行速度。它將 Matlab 和 Simulink系統(tǒng)級(jí)設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證功能與 QuartusII的基于 Verilog HDL 及 VHDL 語言的設(shè)計(jì)流程整合在一起，實(shí)現(xiàn)了這些工具的集成，為用戶提供了一個(gè)從軟件到硬件的完整的 DSP 開發(fā)平臺(tái)。 圖 4 ADS8364 工作時(shí)序圖 結(jié)合 ADS8364 的工作時(shí)序，如下圖所示，在 FPGA 內(nèi)部設(shè)計(jì) AD 采樣控制模塊，為 ADS8364采樣提供所需的驅(qū)動(dòng)信號(hào)，并從 ADS8364 中讀取轉(zhuǎn)換輸出數(shù)據(jù)，同時(shí)為后續(xù)的電路提供相應(yīng)的控制信號(hào)。 ADS8
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