基于fpga的fir濾波器設(shè)計書-閱讀頁
2025-07-12 17:44本頁面
【正文】 防造成延時，達到輸出結(jié)果錯亂。實現(xiàn)功能：在 Clk 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。USE 。D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END jicunqi。EVENT AND clk=39。) THEN Q = D。 END PROCESS。2預相加：實現(xiàn)兩個二進制數(shù)字的相加運算。源文件：LIBRARY ieee。USE 。 clk: IN STD_LOGIC。END add889。EVENT AND clk=39。)THEN s=(a(7)amp。b)。 END PROCESS。3 查找表生成系數(shù)地址，以便找到系數(shù) 源文件：LIBRARY IEEE。ENTITY address ISPORT( clk : IN STD_LOGIC。 s0,s1,s2,s3,s4,s5,s6,s7,s8 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。ARCHITECTURE a OF address IS BEGINPROCESS(clk ) BEGINIF(clk39。139。DIN2(0)amp。DIN0(0))。DIN2(1)amp。DIN0(1))。DIN2(2)amp。DIN0(2))。DIN2(3)amp。DIN0(3))。DIN2(4)amp。DIN0(4))。DIN2(5)amp。DIN0(5))。DIN2(6)amp。DIN0(6))。DIN2(7)amp。DIN0(7))。DIN2(8)amp。DIN0(8))。 END PROCESS。USE 。hn : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END SHIFT4。 BEGINPROCESS(clk ) BEGINIF(clk39。139。0000。Dout=aa(11)amp。aa(11)amp。aa(11 DOWNTO 0)。END a。USE 。ENTITY add16 isPORT(clk : IN STD_LOGIC。 Dout:OUT signed(16 downto 0))。ARCHITECTURE a of add16 is SIGNAL s1: signed(16 downto 0)。 BEGINs1=(Din1(15)amp。 s2=(Din2(15)amp。PROCESS(Din1,Din2,clk) BEGINif (clk39。139。END IF。END a；16 位相加模塊源程序LIBRARY IEEE。 USE 。Din1,Din2 :IN signed (16 downto 0)。END add17。 SIGNAL s2: signed(17 downto 0)。Din1)。Din2)。event and clk=39。) then Dout=s1+s2。END PROCESS。USE 。ENTITY add18 isPORT(clk : IN STD_LOGIC。 Dout:OUT signed(18 downto 0))。ARCHITECTURE a of add18 is SIGNAL s1: signed(18 downto 0)。 BEGINs1=(Din1(17)amp。 s2=(Din2(17)amp。PROCESS(Din1,Din2,clk) BEGINif (clk39。139。END IF。END a；18 位相加模塊源程序LIBRARY IEEE。 USE 。Din1,Din2 :IN signed (18 downto 0)。END add19。 SIGNAL s2: signed(19 downto 0)。Din1)。Din2)。event and clk=39。) then Dout=s1s2。END PROCESS。如圖 44 所示，假設(shè)抽樣頻率為 1000，則經(jīng)過抽樣的輸入序列為：x(n) = sin( * pi * n) + cos(pi * n) ，取 n=0,1…39,由于 x(n) 為浮點數(shù)，本設(shè)計將 x(n) 擴大 2^9 倍，得到 xd (n) ，然后再取整。在 matlab 中輸出函數(shù) x(t) = sin( * pi * t) + cos(pi * t) 如圖：t=0:.1:39。 plot(t,y)。y = sin(*pi*t)+cos(pi*t)。在 MATLAB 中編程實現(xiàn)理想與 FPGA 編程實現(xiàn)的實際柱狀圖的比較 figure(1)。din=[16,13,21,9,25,5,29,2,31,0,32,0,31,2,29,5,25,9,21,13,16,19,11,23,7,27,3,30,1,32,0,32,1,30,3,27,7,23,11,19]。y=round(conv(hn,din)/64)。stem(t1,y,39。)。yn=[1,0,1,0,0,1,1,3,3,5,6,9,10,12,13,15,16,17,17,16,15,14,12,11,9,6,4,1,1,4,6,9,11,12,14,15,16,17,17,16,14,14,12,11,8,7,5,4,2,1,0,0,1,0,1]。r*39。柱狀圖比較如下：結(jié)論：比較兩圖的曲線走勢幾乎完全 一樣，可得所設(shè)計是正確的。而在fpga中，本次課設(shè)的要求是系統(tǒng)輸入序列位寬是8位的有符號數(shù)，所以最大只能表示到127，所以在其仿真的時候輸入的是127，這就造成了輸出的結(jié)果有一些誤差。 這也給實驗結(jié)果的準確帶來影響。 關(guān)于matlab設(shè)計濾波器沖擊系數(shù)的方法。后來發(fā)現(xiàn)怎么也做不出，沒法下手，查閱質(zhì)料得知通過filter designamp。 整體的設(shè)計思路起初并不理想，有直接法分布法，開始都說直接法簡單，想著自己能力有限，就用直接法做，做了兩天由于實驗室公用設(shè)備，數(shù)據(jù)丟失，重新做，就用分布式做，在有了基本的認識后，再做時就明確多了。后來重做了一次，所有截短都在最后一次性加上，誤差有了不小改善，如要再改善精度需要增加位數(shù)，這又要從新修改程序，較麻煩，所以最終沒有修改，所得結(jié)果只
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