基于fpga的fir濾波器設(shè)計(jì)書(shū)-文庫(kù)吧資料
2025-07-03 17:44本頁(yè)面
【正文】 E 。END PROCESS。) then Dout=s1+s2。event and clk=39。Din2)。Din1)。SIGNAL s2: signed(16 downto 0)。END add16。Din1,Din2 :IN signed (15 downto 0)。 USE 。5 累加15 位相加模塊源 LIBRARY IEEE。 END PROCESS。aa(11)amp。aa(11)amp。END IF。) THENaa=hnamp。EVENT AND clk=39。ARCHITECTURE a OF SHIFT4 ISsignal aa: STD_LOGIC_VECTOR(11 DOWNTO 0)。 Dout : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) )。ENTITY SHIFT4 ISPORT( clk : IN STD_LOGIC。END 2）系數(shù)查找模塊Mif文件生成 4移位\以 SHIFT4 為例源碼如下：LIBRARY IEEE。END IF。DIN1(8)amp。 s8=(DIN3(8)amp。DIN1(7)amp。 s7=(DIN3(7)amp。DIN1(6)amp。 s6=(DIN3(6)amp。DIN1(5)amp。 s5=(DIN3(5)amp。DIN1(4)amp。 s4=(DIN3(4)amp。DIN1(3)amp。 s3=(DIN3(3)amp。DIN1(2)amp。 s2=(DIN3(2)amp。DIN1(1)amp。 s1=(DIN3(1)amp。DIN1(0)amp。) THEN s0=(DIN3(0)amp。EVENT AND clk=39。END address。DIN0,DIN1,DIN2,DIN3 : IN STD_LOGIC_VECTOR(8 DOWNTO 0)。USE 。END sum889。 END IF。a)+(b(7)amp。139。ARCHITECTURE sum889 OF add889 ISBEGIN PROCESS(clk) BEGIN IF(clk39。 s:OUT SIGNED(8 DOWNTO 0))。ENTITY add889 IS PORT(a,b: IN SIGNED(7 DOWNTO 0)。USE 。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算， 輸出結(jié)果。END hav。END IF。139。ARCHITECTURE hav OF jicunqi IS BEGINPROCESS(clk) BEGINIF(clk39。 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。ENTITYjicunqi ISPORT( clk : IN STD_LOGIC。源文件：LIBRARY IEEE。二，詳細(xì)說(shuō)明1 寄存器（延時(shí)器）設(shè)計(jì)中用一系列 D 觸發(fā)器組成延時(shí)器，實(shí)現(xiàn)延時(shí)功能。6 輸出處理結(jié)果輸出要求 8 位輸出，但是 FPGA 的結(jié)果是 24 位，因此要對(duì)結(jié)果進(jìn)行處理，以便達(dá)到設(shè)計(jì)要求，因?yàn)橹耙恢笔沁M(jìn)行符號(hào)位擴(kuò)展，只要截取符號(hào)位 就能達(dá)到要求，用了一個(gè) D 觸發(fā)器和截取 8 位的原件圖。4 移位根據(jù) FIR 濾波器的結(jié)構(gòu)式分布圖，要實(shí)現(xiàn)系數(shù)乘以 20 到 28，在 VHDL 中 想乘就是向左移位。2 預(yù)相加數(shù)據(jù)通過(guò) add889,就是 8 位數(shù)字輸入，9 位數(shù)字輸出加法器，完成第一級(jí)相 加運(yùn)算，因?yàn)楸驹O(shè)計(jì)是 16 階 FIR 數(shù)字濾波器，它的濾波系數(shù)有對(duì)稱(chēng)的關(guān)系， 所以采用上面的第一級(jí)加法器，達(dá)到簡(jiǎn)化運(yùn)算的效果。頂層原理圖如下：1 寄存器（延時(shí)器）原理圖上標(biāo)有 jicunqi的器件。如果有必要，還需將輸出 的二進(jìn)制補(bǔ)碼轉(zhuǎn)換為二進(jìn)制原碼。（6）移位累加器模塊 各個(gè)位產(chǎn)生的位乘積在這個(gè)模塊中乘以各自的權(quán)重，也即左移相應(yīng)的位數(shù)，然后相加得到最終結(jié)果。（5）加法器模塊該模塊用于將高 4 位 LUT 選中的數(shù)據(jù)和低 4 位 LUT 選中的數(shù)據(jù)進(jìn)行相加， 然后送入移位累加器模塊。因此，采用 LUT 分割技以節(jié)省大量硬件資源，避免了大容量 ROM 的使用。為了 節(jié)約 FPGA 資源，可以采用 LUT 分割技術(shù)，將一個(gè) 8 位地址的 LUT 分割成兩個(gè) 4 位地址的 LUT。（4）查找表模塊該模塊用于對(duì)位乘積的尋址。這些并行時(shí)延模塊 是有 15 組 D 觸發(fā)器串聯(lián)而成，并且共用一個(gè)時(shí)鐘。由于在計(jì)算機(jī)中采用的數(shù)據(jù)形式是二進(jìn)制補(bǔ)碼，為了仿真方便， 在仿真時(shí)可以去掉這個(gè)模塊。當(dāng)輸入數(shù)據(jù)位寬較少 時(shí)，比如 4 到 8 位，這種實(shí)現(xiàn)方式會(huì)有令人滿(mǎn)意的結(jié)果。上下級(jí)流水線寄存器之間的數(shù)字電路按照時(shí)鐘頻率工作而不用考慮它們本身的延遲，這使得整個(gè)系統(tǒng)的工作頻率增加，從而加快了運(yùn)算速度。并行方式的算法結(jié)構(gòu)如圖 310 所示。這種算法尤其是在乘法器 資源很少的 FPGA 器件中有很大的應(yīng)用前景。由上分析可知，分布式算法是將乘法運(yùn)算轉(zhuǎn)換成基于查找表結(jié)構(gòu)的移位相 加算法，從而實(shí)現(xiàn)多個(gè)乘法運(yùn)算操作。c(n)xb (n) 稱(chēng)為位乘積 , 其中 n=0b=0,…,B+1。c(n)xb (n)n=0= 2BB1bf (c(n), xB (n)) + 229。c(n)xB n=0B1(n) + 229。c(n)229。 xbb=0(n)2b(32）將式（32）代入式（31），得N 1N 1B1by = 2B 229。假設(shè) c(n) 為常量，x(n) 為變量。c(n) * x(n)n=0(31)這種算法可用于濾波器、卷積、相關(guān)、DFT 等凡是有乘累加運(yùn)算的地方。對(duì) FIR 濾波器的系數(shù)進(jìn)行調(diào)整，做整數(shù)化操作，可得到濾波器整數(shù) 化的系數(shù)。點(diǎn)擊 DESIGN FILTER按鍵，即可得到設(shè)計(jì)的 FIR 濾波器的頻率響應(yīng)和濾波器的系數(shù)。圖 35 FDATool 界面選擇窗函數(shù)法設(shè)計(jì)濾波器：直接使用 FDATool 工具進(jìn)行濾波器設(shè)計(jì)。本次設(shè)計(jì)濾波器的系數(shù)就是采用
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